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VHDL/FPGA/Verilog 用vhdl 语言实现138译码器

用vhdl 语言实现138译码器，用vhdl 语言实现138译码器，

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VHDL/FPGA/Verilog VHDL语言的高频时钟分频模块。一种新的分频器实现方法。

VHDL语言的高频时钟分频模块。一种新的分频器实现方法。

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VHDL/FPGA/Verilog VHDL程序来让蜂鸣器发出音乐的声音这种电路设计要分好几个模块主要思路是用ROM记录乐谱然后用分频器分频还有就是用计数器读取乐谱另外还可以扩展使其显示音符

VHDL程序来让蜂鸣器发出音乐的声音这种电路设计要分好几个模块主要思路是用ROM记录乐谱然后用分频器分频还有就是用计数器读取乐谱另外还可以扩展使其显示音符这是一个做好了的就是ROM没填谱

https://www.eeworm.com/dl/663/473294.html

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VHDL/FPGA/Verilog 用VHDL语言描述的用锁存器

用VHDL语言描述的用锁存器，加法计数器，ROM存储器构成的RTL图

https://www.eeworm.com/dl/663/474872.html

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其他  vhdl硬件设计实现一个数字上变频器

vhdl硬件设计实现一个数字上变频器，实现数字上变频

https://www.eeworm.com/dl/534/475608.html

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嵌入式/单片机编程  自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

https://www.eeworm.com/dl/647/476311.html

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编译器/解释器  基于vhdl的hdb3编译码器的设计与实现

基于vhdl的hdb3编译码器的设计与实现

https://www.eeworm.com/dl/628/476977.html

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VHDL/FPGA/Verilog VHDL写的通用调制解调器的核心程序

VHDL写的通用调制解调器的核心程序，通过调试无错无警告

https://www.eeworm.com/dl/663/477269.html

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VHDL/FPGA/Verilog 并入串出移位寄存器和8路并行输出串行移位寄存器的VHDL代码

并入串出移位寄存器和8路并行输出串行移位寄存器的VHDL代码，经Quartus II 5.1验证可用

https://www.eeworm.com/dl/663/479406.html

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VHDL/FPGA/Verilog 基于硬件描述性语言vhdl的定时器timer的设计

基于硬件描述性语言vhdl的定时器timer的设计

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