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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成
果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用
并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。 ...
VHDL/FPGA/Verilog 用状态机对A/D转换器0809的采样控制电路的实现。工具：Quartus ii 6.0 语言：VHDL
用状态机对A/D转换器0809的采样控制电路的实现。工具：Quartus ii 6.0 语言：VHDL
VHDL/FPGA/Verilog 用例化语句和case语句编写的全加器的VHDL描述。
用例化语句和case语句编写的全加器的VHDL描述。
VHDL/FPGA/Verilog 自己使用VHDL语言编写的24位寄存器.主要用于DDS中
自己使用VHDL语言编写的24位寄存器.主要用于DDS中
嵌入式/单片机编程 7段数码管译码器,用VHDL在FPGA2000上显示
7段数码管译码器,用VHDL在FPGA2000上显示
VHDL/FPGA/Verilog 这个是用VHDL实现的正负脉宽调制器
这个是用VHDL实现的正负脉宽调制器，同样是对新手有帮助，高手不必看了。呵呵
VHDL/FPGA/Verilog 用VHDL语言设计四位全加器
用VHDL语言设计四位全加器，有低位进位和高位进位。
文件格式 1.学习7段数码显示译码器设计。 2.进一步熟悉VHDL设计技术,掌握CASE语句的使用。 3.掌握文本输入法的顶层设计方法。
1.学习7段数码显示译码器设计。
2.进一步熟悉VHDL设计技术,掌握CASE语句的使用。
3.掌握文本输入法的顶层设计方法。
VHDL/FPGA/Verilog 基于状态图的光电编码器4倍频vhdl程序
基于状态图的光电编码器4倍频vhdl程序，输入相位差90度的两相，输出倍频和方向信号
VHDL/FPGA/Verilog 简单的乐曲播放器,实验课程作品,使用VHDL语言编写
简单的乐曲播放器,实验课程作品,使用VHDL语言编写