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交织器 vhdl 的查询结果
单片机开发 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块
简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远 ...
VHDL/FPGA/Verilog 基于VHDL的分频器设计
基于VHDL的分频器设计，这是源码希望对大家有用。
VHDL/FPGA/Verilog vhdl语言编写的2分频器代码
vhdl语言编写的2分频器代码，简单易懂
系统设计方案 EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
VHDL/FPGA/Verilog 用vhdl写的有关寄存器的源代码
用vhdl写的有关寄存器的源代码，适合于硬件开发入门。
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
VHDL/FPGA/Verilog 本人编写的3级抽取器的vhdl代码,可供大家参考一下
本人编写的3级抽取器的vhdl代码,可供大家参考一下，如有不妥之处，还请多多指教.
VHDL/FPGA/Verilog VHDL的四人抢答器
VHDL的四人抢答器，希望对大家有所帮助啊，
VHDL/FPGA/Verilog 用VHDL语言采用串行方法实现用1位全加器实现4位全加器
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
VHDL/FPGA/Verilog VHDL编写的汉明纠错码译码器,数字传输中汉明纠错码的译码所用
VHDL编写的汉明纠错码译码器,数字传输中汉明纠错码的译码所用