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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 基于VHDL的串行异步通信电路的设计 包括串行发送器
基于VHDL的串行异步通信电路的设计
包括串行发送器，异步接收器，以及控制器
vhdl
其他 VHDL设计——16位A/D转换器的设计
VHDL设计——16位A/D转换器的设计
其他 VHDL设计——16位D/A转换器的设计
VHDL设计——16位D/A转换器的设计
VHDL/FPGA/Verilog 这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器
这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
系统设计方案 用VHDL设计了一种2DPSK信号产生器
用VHDL设计了一种2DPSK信号产生器，测试和实际应用表明其性能稳定可靠。
VHDL/FPGA/Verilog 驱动模数转换器ADC0809转换的VHDL代码
驱动模数转换器ADC0809转换的VHDL代码
VHDL/FPGA/Verilog VHDL下的数字移位器
VHDL下的数字移位器，可作快速2进制乘法用，希望大家喜欢
VHDL/FPGA/Verilog 应用VHDL设计的8b10b 编码器
应用VHDL设计的8b10b 编码器，对串行数据的高速传输有用。
VHDL/FPGA/Verilog 应用VHDL设计的8b10b解码器源文件
应用VHDL设计的8b10b解码器源文件，实现高速的串行数据传输。
编译器/解释器 一对四分用器的VHDL源码,（输入：D
一对四分用器的VHDL源码,（输入：D ，输出： Y3 Y2 Y1 Y0，另有两个输入控制端S1与S0控制输出选择）