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matlab例程  伪随机序列产生器－代进位反馈移位寄存器

伪随机序列产生器－代进位反馈移位寄存器，matlab 原代码。

https://www.eeworm.com/dl/665/374709.html

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matlab例程  伪随机序列产生器－filtered 代进位反馈移位寄存器

伪随机序列产生器－filtered 代进位反馈移位寄存器，matlab 原代码。

https://www.eeworm.com/dl/665/374711.html

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VHDL/FPGA/Verilog 18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

18bit的booth乘法器采用booth2编码 Wallace压缩树以及超前进位结合进位选择的36bit高性能加法器

https://www.eeworm.com/dl/663/391234.html

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软件设计/软件工程  计算机组成原理课程设计-模型机综合设计之二-带进位运算指令的实现。通过使用软件HKCPT

计算机组成原理课程设计-模型机综合设计之二-带进位运算指令的实现。通过使用软件HKCPT，了解程序编译，加载的过程。同时，培养动手能力，独立解决问题的能力，通过微单步，单拍调试，理解模型机中的数据流向。

https://www.eeworm.com/dl/684/401300.html

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系统设计方案  基本模型机的设计—不带进位与或运算指令的实现

基本模型机的设计—不带进位与或运算指令的实现

https://www.eeworm.com/dl/678/401361.html

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汇编语言  计算机组成原理课程设计-不带进位的与或运算的实现

计算机组成原理课程设计-不带进位的与或运算的实现

https://www.eeworm.com/dl/644/402545.html

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其他  基本模型机的设计—不带进位与或运算指令的实现

基本模型机的设计—不带进位与或运算指令的实现

https://www.eeworm.com/dl/534/403859.html

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其他  进位制转换；实现10to2、8、16和2、8、16to10.

进位制转换；实现10to2、8、16和2、8、16to10.

https://www.eeworm.com/dl/534/437655.html

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系统设计方案  已完成功能 1.完成秒／分／时的依次显示并正确计数； 2.秒／分／时各段个位满10正确进位

已完成功能 1.完成秒／分／时的依次显示并正确计数； 2.秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3.定时闹钟：实现整点报时，又扬声器发出报时声音； 4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； ...

https://www.eeworm.com/dl/678/438351.html

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VHDL/FPGA/Verilog 基于Verilog HDL的16位超前进位加法器分为3个功能子模块

基于Verilog HDL的16位超前进位加法器分为3个功能子模块

https://www.eeworm.com/dl/663/447596.html

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