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数据结构  了解减法分频电路的设计。（2）内容：分析例2.8程序的原理

了解减法分频电路的设计。（2）内容：分析例2.8程序的原理，给出其仿真结果，说明语句的功能。可以改变程序中的分频比。引脚锁定可参考图2.9。（3）说明：将CLK2的跳线冒连在2Hz上。LED1指示输入频率，LED2分频后的结果。可以看到LED1每闪烁6下，LED2闪烁一下，因为是6分频电路。 ...

https://www.eeworm.com/dl/654/268480.html

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2.8 减法分频电路分

其他  能够实现0~99的任意分频,并实现输出频率50％的占空比

能够实现0~99的任意分频,并实现输出频率50％的占空比

https://www.eeworm.com/dl/534/293614.html

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99 分频输出频率

VHDL/FPGA/Verilog 一个可实现多倍（次）分频器VHDL源代码设计

一个可实现多倍（次）分频器VHDL源代码设计

https://www.eeworm.com/dl/663/319861.html

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VHDL 分频器源代码

并行计算  一个1.5分频的VHDL程序,经过编译和仿真.

一个1.5分频的VHDL程序,经过编译和仿真.

https://www.eeworm.com/dl/694/374594.html

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VHDL 1.5 分频仿真

书籍源码  以C语言来实现DPSK（差分频移键控）的调制与解调

以C语言来实现DPSK（差分频移键控）的调制与解调

https://www.eeworm.com/dl/532/384000.html

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DPSK C语言差分频移键控

VHDL/FPGA/Verilog 如何用VHDL语言对时钟进行分频以达到计数目的

如何用VHDL语言对时钟进行分频以达到计数目的

https://www.eeworm.com/dl/663/411896.html

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VHDL 语言时钟分频

其他  十二音阶和八度分频的硬件描述语言VHDL程序

十二音阶和八度分频的硬件描述语言VHDL程序，测试通过成功

https://www.eeworm.com/dl/534/455977.html

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VHDL 分频硬件描述语言程序

VHDL/FPGA/Verilog 这是一个8分频的VHDL语言设计程序

这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器

https://www.eeworm.com/dl/663/463753.html

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VHDL 分频语言设计程序

VHDL/FPGA/Verilog 1.8421码十进制计数器 2.分频系数为8

1.8421码十进制计数器 2.分频系数为8，占空比为0.5的分频器 3.控制8个二极管的电路

https://www.eeworm.com/dl/663/487674.html

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1.8421 十进制计数器分频系数

技术资料  基于Simulink的小数_N分频锁相频率合成器设计与仿真

提出了整数锁相频率合成器中存在的问题，结合实例介绍了小数-N 分频的基本原理和对应的锁相频率合成器的有效实现方法.通过应用Simulink 设计了电路模型，并进行仿真实验. 结果表明了这种实现方法的可行性和有效性.

https://www.eeworm.com/dl/904972.html

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Simulink 分频

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