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VHDL/FPGA/Verilog 加法器（使用verilog编写的）,虽然简单

加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！

https://www.eeworm.com/dl/663/134643.html

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数据结构  矩阵连乘算法

矩阵连乘算法，实现几个矩阵相乘的最优顺序，并计算出复杂度

https://www.eeworm.com/dl/654/135396.html

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数据结构  矩阵连乘问题对多个矩阵连乘时的消耗进行分析

矩阵连乘问题对多个矩阵连乘时的消耗进行分析

https://www.eeworm.com/dl/654/135517.html

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Java书籍  实现简单的加减乘除法 ,适合java初学者应用.没有解压密码.方便应用的呀

实现简单的加减乘除法 ,适合java初学者应用.没有解压密码.方便应用的呀

https://www.eeworm.com/dl/656/136011.html

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数据结构  利用十字链表的储存结构完成距阵的加,减,乘.数据结构实习题目,已完成选做内容.

利用十字链表的储存结构完成距阵的加,减,乘.数据结构实习题目,已完成选做内容.

https://www.eeworm.com/dl/654/136297.html

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数据结构  该源代码利用计算机模拟乘法竖式计算阶乘将每位数子保存在用new分配的一长字符数组里在本人的机子上可计算30000!的精确值用时近60秒

该源代码利用计算机模拟乘法竖式计算阶乘将每位数子保存在用new分配的一长字符数组里在本人的机子上可计算30000!的精确值用时近60秒

https://www.eeworm.com/dl/654/137675.html

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VHDL/FPGA/Verilog 通过用硬件描述语言（VHDL）描述除法器

通过用硬件描述语言（VHDL）描述除法器，并进行模拟验证，加深对二进制数运算方法的理解。设计平台：MaxPlusII 压缩文件内有详细设计报告

https://www.eeworm.com/dl/663/138437.html

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单片机开发  最高优先级编码器 8位相等比较器三人表决器（三种不同的描述方式）加法器描述 8位总线收发器：74245 （注2）地址译码（for m68008）多路选择器（使用select语句）

最高优先级编码器 8位相等比较器三人表决器（三种不同的描述方式）加法器描述 8位总线收发器：74245 （注2）地址译码（for m68008）多路选择器（使用select语句） LED七段译码多路选择器（使用if－else语句）双2－4译码器：74139 多路选择器（使用when－else语句）二进制到BCD码转换多路选择器（使用case语 ...

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其他  利用三元组存储大规模稀疏矩阵并实现矩阵加减乘的运算。输入要求：三元组方式。运行环境C

利用三元组存储大规模稀疏矩阵并实现矩阵加减乘的运算。输入要求：三元组方式。运行环境C

https://www.eeworm.com/dl/534/141001.html

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其他嵌入式/单片机内容  二阶系统的最小二乘一次完成算法辨识程序

二阶系统的最小二乘一次完成算法辨识程序，图形的横坐标是采样时刻i, 纵坐标是输出观测值z, 图形格式为连续曲线

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