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VHDL/FPGA/Verilog 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法

一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。 ...

https://www.eeworm.com/dl/663/149454.html

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其他  veilog实现的状态机乘法器.可以参考

veilog实现的状态机乘法器.可以参考

https://www.eeworm.com/dl/534/152702.html

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其他嵌入式/单片机内容  该源码实现了一个8*8位的乘法器

该源码实现了一个8*8位的乘法器，在实现的过程中用到了宏单元

https://www.eeworm.com/dl/687/153835.html

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VHDL/FPGA/Verilog 布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.

布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.

https://www.eeworm.com/dl/663/155190.html

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VHDL/FPGA/Verilog 加法器乘法器电路除法器电路设计键盘扫描电路设计显示电路

加法器乘法器电路除法器电路设计键盘扫描电路设计显示电路

https://www.eeworm.com/dl/663/158465.html

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单片机开发  本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度

本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最 ...

https://www.eeworm.com/dl/648/159892.html

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VHDL/FPGA/Verilog 用vhdl语言设计CPU中的一部分：乘法器的设计

用vhdl语言设计CPU中的一部分：乘法器的设计，包括多种乘法器的设计方法！内容为英文

https://www.eeworm.com/dl/663/163085.html

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驱动编程  12乘12的乘法器采用adhl语言编写

12乘12的乘法器采用adhl语言编写

https://www.eeworm.com/dl/618/165973.html

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VHDL/FPGA/Verilog 用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.

用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.

https://www.eeworm.com/dl/663/167451.html

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VHDL/FPGA/Verilog 移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件

移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件

https://www.eeworm.com/dl/663/170347.html