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汇编语言 一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
文章/文档 VHD设计实例8位加法器的设计分频电路数字秒表的设计
VHD设计实例8位加法器的设计分频电路数字秒表的设计
其他书籍 介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法
介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法，
可使波形频率在大范围内变化。
单片机开发 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程
本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。
关键词：半整数，可控分频器，VHDL, FPGA
中间件编程 MB1501频率合成器的分频比设置源程序
MB1501频率合成器的分频比设置源程序
VHDL/FPGA/Verilog 由VHDL 语言实现的数控分频 利用的是QUARTUES环境已经得到验证
由VHDL 语言实现的数控分频
利用的是QUARTUES环境已经得到验证
VHDL/FPGA/Verilog 利用分频可以产生一系列脉冲
利用分频可以产生一系列脉冲，根据输入脉冲的不同决定你得到的一系列脉冲频率
VHDL/FPGA/Verilog 实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下
实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下
VHDL/FPGA/Verilog vhdl语言描述分频器
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
VHDL/FPGA/Verilog verilog分频器～时钟为50hmz
verilog分频器～时钟为50hmz，波特率采用9600bps～