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三分频电路 的查询结果
VHDL/FPGA/Verilog EP2C CYCONLY 系列的FPGA时钟测试程序
EP2C CYCONLY 系列的FPGA时钟测试程序，是由内部时钟分频后，点亮数码显示灯来证明的。绝对好用的程序。编写的执行效率很高
VHDL/FPGA/Verilog 万能频率器
万能频率器，可以修改其中的参数，可是实现任意的分频！很方便！
其他 这是一个段式lcd显示
这是一个段式lcd显示，利用OKI单片机的外部时钟直接分频，得到0.5秒的时钟，进而利用段式lcd显示时钟。
VHDL/FPGA/Verilog 文件名：ADC0809.vhd功能：基于VHDL语言
文件名：ADC0809.vhd功能：基于VHDL语言，实现对ADC0809简单控制说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟号，这里由FPGA的系统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。
文件格式 本文通过对男性和女性声音的语音特征的研究
本文通过对男性和女性声音的语音特征的研究，发现男女声的基音频率存在较大的差异，并设计了基于基音频率分析的男女声识别系统。男女声识别系统由以下三个模块电路构成：话筒放大器，低通滤波器，半波整流电路，单片机测量控制模块。话筒放大器采用NE5532P音前置芯片，对语音信号进行放大；八阶低通滤波器MAX293完成基音信 ...
系统设计方案 数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数
数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数，这就要求由分频器产生标准闸门时间信号，计数器记录脉冲个数，由控制器对闸门信号进行选择，并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。 ...
VHDL/FPGA/Verilog 基于FPGA的直电机伺服系统的设计的代码
基于FPGA的直电机伺服系统的设计的代码，VHDL语言。包括前馈控制，AD1674控制模块，ADC0809控制模块，前馈控制模块，分频模块等。
VHDL/FPGA/Verilog VHDL语言描述
VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。