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三分频电路 的查询结果
VHDL/FPGA/Verilog 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调
蜂鸣器实验
向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状
态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。
VHDL/FPGA/Verilog 用VHDL语言实现数显时钟
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
VHDL/FPGA/Verilog 本程序以XILINX公司的ISE８.２为开发平台
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能
VHDL/FPGA/Verilog 占用资源少的verilog HDL uart接口；采用固定波特率115200
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
系统设计方案 为了能准确测量一些小信号
为了能准确测量一些小信号，测量放大器是不可缺少的。本系统就是为了这种需要设计的。设计由三个模块电路构成：前级高共模抑制化比仪器放大器、AD7520衰减器和单片机控制模块。在前级高共模抑制比仪器放大器中充分利用了电路的对称性，能较好的抑制共模信号。而AD7520衰减器利用电阻网络的可编程性，控制衰减器衰减率的数字 ...
VHDL/FPGA/Verilog fpga中pll时钟实现的源代码
fpga中pll时钟实现的源代码，可实现倍频或分频
嵌入式/单片机编程 T/C2工作在异步模式下
T/C2工作在异步模式下，由PC6(TOSC1)和PC7(TOSC2)外接的32.768KHz
的时钟驱动。T/C2对其1024分频后作为定时时钟。程序计算中断次数。
VHDL/FPGA/Verilog 采用Verilog HDL语言编写的交通灯控制系统
采用Verilog HDL语言编写的交通灯控制系统，这是一个完整的毕设课题，分别有分频、显示译码、倒计时和动态显示驱动模块，实用价值很高，
VHDL/FPGA/Verilog Verilog 实现9999计数
Verilog 实现9999计数，内有分频模块，计数模块，译码，动态显示扫描等，用数码显示，
单片机开发 本示例中使用了一个DCM模块
本示例中使用了一个DCM模块，将输入时钟50MHz，倍频到100MHz，分频到25MHz，不同的频率值通过LED进行演示。