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VHDL与VerilogHDL语言之间相互转换
2014-01-09 12:41:11
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生成18级的m序列的VerilogHDL程序，
很具有代表性的算法
2014-01-18 21:35:02
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精通VerilogHDL：IC设计核心技术实例详解
2013-12-17 05:19:09
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一个veriloghdl编写的键盘扫描程序
2014-12-21 09:36:02
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cy68013与fpga接口的veriloghdl设计
2014-12-02 12:37:03
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状态机实现序列检测VerilogHDL及其仿真
2014-01-08 02:58:02
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《设计与验证VerilogHDL》源码实例 和 Verilog规范
2017-04-18 00:52:01
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verilogHDL编写的QPSK选相法调制模块，在ISE软件中仿真过，可综合，绝对是正确的
2014-09-11 16:00:22
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VerilogHDL_IC设计核心技术实例详解，部分习题源码，
2014-12-02 09:10:02
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="font-family:Simsun;line-height:16px;text-align:left;white-space:normal;background-color:#FFFFFF;">VerilogHDL
2015-08-31 17:44:23
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该文档为VerilogHDL的SPWM全数字算法的FPGA实现讲解文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
2022-02-18 07:00:01
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基于QuartusII的数字系统VerilogHDL设计实例详解，非常详细的讲解
2022-07-04 19:20:02
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对初学者来说，这是一个很不错的资源，从入门到开发。这里面有教程的源码。
2022-08-28 16:00:02
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matlab生成IIR数字低通滤波器的verilogHDL硬件描述语言
2022-11-10 22:10:02
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->数字电路设计与VerilogHDL.pdf
2023-05-28 16:20:03
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8位Risc结构CPU的VerilogHDL源代码，包括.asm汇编源文件，和两个编译好的目标16进制文件（.HEX）
2024-10-14 19:10:02
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能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。
2025-04-01 01:20:02
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关于小波分析的 具体是什么 我也不太清楚
2014-01-24 18:50:14
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加密算法 DES算法是什么恶化你说的房间
2014-02-21 05:30:13
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该文档为PID控制中P、I、D参数的作用是什么简介文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
2021-11-30 05:00:01
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