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后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL
2013-10-20 15:20:01
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后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL
2013-11-02 16:00:01
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该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成
2014-07-27 10:00:01
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该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成
2015-10-24 20:25:01
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EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写
已完成功能
1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示；
2.
2016-03-15 00:50:01
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程序设计采用超高速硬件描述语言VHDL描述DDS,在此基础上设计了正弦波、三角波、方波等信号发生器，。完成了软件和硬件的设计，以及实验样机的部分调试。
2017-08-16 00:25:02
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•您具有编写设计和/或测试平台的语言的工作知识（例如VHDL，Verilog）。 虽然ModelSim是在学习HDL概念和实践时使用的优秀应用程序，但本教程并非旨在支持该目标。
2022-07-24 06:40:02
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其中FPGA内部控制电路采用8051单片机软核为核心进行设计，信号合成电路采用
VHDL语言设计数控振荡器实现，低通滤波器为采用窗函数法设计的16阶线性FIR数字滤波器
2022-08-16 01:10:02
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本书注重应用实践和基本技能的训练，加强了可编程逻辑器件以及开发软件的应用、VHDL的介绍与应用，以及综合性实训项目的设计与开发。
2022-09-10 08:20:02
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协议的.该文的主要内容是以太网MAC的FPGA设计,设计的MAC符合IEEE802.3规范,可以通过MII或RMII连到物理层,并且提供流量控制、统计信息收集、内部寄存器配置等功能.该论文的设计输入是采用VHDL
2023-06-18 08:10:44
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作者根据XJ126R打印头严格的工作时序要求，在FPGA芯片内部的VHDL程序部分编写了有限状态机算法，保证了打印头控制信号的时序。
2024-01-13 17:00:01
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在系统设计中，我们综合考虑了系统性能要求，功能实现复杂度与系统资源利用率，选择了并行导频体制、串行滑动相关捕获方式、延迟锁相环跟踪机制、导频信道估计方案和相干解扩方式，并在Quartus软件平台上采用VHDL
2024-02-16 11:00:01
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FPGA可以用VHDL或verilogHDL来编程，灵活性强，由于能够进行编程、除错、再编程和重复操作，因此可以充分地进行设计开发和验证。
2025-12-25 14:40:58
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然而，长范围浏览不能显示雾下面是什么。但短浏览可以显示什么在雾下面。雾会漂流，扩张，或者缩短在运行中。
10. 车子将在每个格子决定它的下一步怎么走。
2013-12-28 02:22:01
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因为抽象父类Connector类的静态方法getInstance()具体判断当前操作系统是什么平台，采用简单的工厂模式，返回相应平台的子类对象，如OSXConnector.
2014-11-28 00:14:02
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针对HDMI带宽宽,数据量大的特点,使用了新型的DDR2 SDRAM作为视频信号的输入和输出缓冲。
2013-07-28 03:50:01
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针对HDMI带宽宽,数据量大的特点,使用了新型的DDR2 SDRAM作为视频信号的输入和输出缓冲。
2013-06-22 02:20:01
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通过Altera的GXB IP核对数据进行捕捉，同时根据实际需要
设计了传输协议，由数据处理模块将捕捉到的数据通过CIC滤波器进行抽取滤
波，然后将信号存入DDR2 SDRAM存储芯片中。
2022-06-21 22:20:02
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针对HDMI带宽宽,数据量大的特点,使用了新型的DDR2 SDRAM作为视频信号的输入和输出缓冲。
2023-06-13 05:10:09
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针对HDMI带宽宽,数据量大的特点,使用了新型的DDR2 SDRAM作为视频信号的输入和输出缓冲。
2023-06-27 03:10:06
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