用户接口Wishbone bus 接口,
驱动LPC master去主动访问 slave 寄存器表(地址可更改)
读取到寄存器封装到用户层
可按要求更改设计
该文档为用FPGA实现SRAM读写控制的Verilog代码讲解资料,讲解的还不错,感兴趣的可以下载看看…………………………
该文档为基于FPGA的UART设计的Verilog实现程序简介文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
用verilog语言编写UART串口,并附有测试文件
2022-02-03 21:00:01
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利用Verilog设计的16位CPU的设计案例,适合感兴趣的学习者学习,可以提高自己的能力,大家可以多交流哈
2022-05-16 10:00:03 下载 8 查看 270