timediv.v

来自「serial port rs232 in verilog source code」· Verilog 代码 · 共 36 行

module dzielnik (clk_i,rst_i,led_o);
input clk_i ;
input rst_i ;
output led_o ;

reg  led_o ;
wire clk_i ;
wire rst_i ;

parameter dzielnik = 5208;
integer licznik = 1'b0;

always @(posedge clk_i)	
	if (rst_i)
		begin
			licznik=0;
			led_o=0;
		end
	else
		begin
			licznik=licznik+1;
			if(licznik==dzielnik+1)
  				licznik=0;
  			if(licznik <= dzielnik/2)
				begin
  				led_o=1;
				end
  			if(licznik>dzielnik/2)
				begin
  				led_o=0;
				end
		end

endmodule