cw3.v

来自「serial port rs232 in verilog source code」· Verilog 代码 · 共 65 行

module cw3 (clk_i,rst_i,RXD_i,TXD_o);

input clk_i,rst_i,RXD_i;
output TXD_o;	   

wire zegar;
wire clk;
wire rst;
wire clk_i;
wire rst_i;	 
wire TXD_o;
wire RXD_i;	
reg [8:1] pakowanko_odbieranko;	
reg [8:1] pakowanko_wysylanko; 

integer licznik;
integer start=0;

dzielnik # (5208) dzielnik (.clk_i(clk),.rst_i(rst),.led_o(zegar));

always @(negedge zegar)	
if(rst_i=1)	
begin
	pakowanko_odbieranko=8'b0;
	pakowanko_wysylanko=8'b0;
end	
	
	
	if (start==0)
	begin 	 
		if(RXD_i==0)
		begin
			if (licznik==0)   
			begin
				start=1;
				licznik=licznik+1;
			end
		end
	end		
//start juz jest teraz odbiera dane	
	else 	
	begin
		if(licznik<9)
		begin
			pakowanko_odbieranko[licznik]=RXD_i;
			licznik=licznik+1;
		end
		if(licznik==9)
		begin
			start=0;
			licznik=0;
		end
	
	
	end
		
			


	



endmodule