📄 fpgawrite.pin
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-- This is a Quartus II output file. It is for reporting purposes only, and is
-- not intended for use as a Quartus II input file. This file cannot be used
-- to make Quartus II pin assignments - for instructions on how to make pin
-- assignments, please see Quartus II help.
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-- NC : No Connect. This pin has no internal connection to the device.
-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V).
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 1: 3.3V
-- Bank 2: 3.3V
-- Bank 3: 3.3V
-- Bank 4: 3.3V
-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
-- It can also be used to report unused dedicated pins. The connection
-- on the board for unused dedicated pins depends on whether this will
-- be used in a future design. One example is device migration. When
-- using device migration, refer to the device pin-tables. If it is a
-- GND pin in the pin table or if it will not be used in a future design
-- for another purpose the it MUST be connected to GND. If it is an unused
-- dedicated pin, then it can be connected to a valid signal on the board
-- (low, high, or toggling) if that signal is required for a different
-- revision of the design.
-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
-- This pin should be connected to GND. It may also be connected to a
-- valid signal on the board (low, high, or toggling) if that signal
-- is required for a different revision of the design.
-- GND* : Unused I/O pin. This pin can either be left unconnected or
-- connected to GND. Connecting this pin to GND will improve the
-- device's immunity to noise.
-- RESERVED : Unused I/O pin, which MUST be left unconnected.
-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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Quartus II Version 5.0 Build 148 04/26/2005 SJ Full Version
CHIP "fpgawrite" ASSIGNED TO AN: EP1C6Q240C8
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
fpgatodff2[15] : 1 : input : LVTTL : : 1 : N
fpgatodff0[11] : 2 : input : LVTTL : : 1 : N
data1[0] : 3 : output : LVTTL : : 1 : N
fpgatodff0[13] : 4 : input : LVTTL : : 1 : N
fpgatodff0[12] : 5 : input : LVTTL : : 1 : N
data0[13] : 6 : output : LVTTL : : 1 : N
data4[9] : 7 : output : LVTTL : : 1 : N
data2[15] : 8 : output : LVTTL : : 1 : N
VCCIO1 : 9 : power : : 3.3V : 1 :
GND : 10 : gnd : : : :
fpgatodff4[7] : 11 : input : LVTTL : : 1 : N
fpgatodff4[12] : 12 : input : LVTTL : : 1 : N
data4[14] : 13 : output : LVTTL : : 1 : N
fpgatodff4[13] : 14 : input : LVTTL : : 1 : N
fpgatodff4[6] : 15 : input : LVTTL : : 1 : N
data4[15] : 16 : output : LVTTL : : 1 : N
data4[7] : 17 : output : LVTTL : : 1 : N
data4[11] : 18 : output : LVTTL : : 1 : N
fpgatodff4[8] : 19 : input : LVTTL : : 1 : N
data4[6] : 20 : output : LVTTL : : 1 : N
fpgatodff4[10] : 21 : input : LVTTL : : 1 : N
VCCIO1 : 22 : power : : 3.3V : 1 :
fpgatodff4[9] : 23 : input : LVTTL : : 1 : N
~nCSO~ / GND* : 24 : output : LVTTL : : 1 : N
DATA0 : 25 : input : : : 1 :
nCONFIG : 26 : : : : 1 :
VCCA_PLL1 : 27 : power : : 1.5V : :
GND+ : 28 : : : : 1 :
clk : 29 : input : LVTTL : : 1 : N
GNDA_PLL1 : 30 : gnd : : : :
GNDG_PLL1 : 31 : gnd : : : :
nCEO : 32 : : : : 1 :
nCE : 33 : : : : 1 :
MSEL0 : 34 : : : : 1 :
MSEL1 : 35 : : : : 1 :
DCLK : 36 : bidir : : : 1 :
~ASDO~ / GND* : 37 : output : LVTTL : : 1 : N
data4[10] : 38 : output : LVTTL : : 1 : N
fpgatodff4[11] : 39 : input : LVTTL : : 1 : N
GND : 40 : gnd : : : :
fpgatodff4[14] : 41 : input : LVTTL : : 1 : N
fpgatodff4[15] : 42 : input : LVTTL : : 1 : N
data4[12] : 43 : output : LVTTL : : 1 : N
data4[8] : 44 : output : LVTTL : : 1 : N
data4[13] : 45 : output : LVTTL : : 1 : N
GND* : 46 : : : : 1 :
GND* : 47 : : : : 1 :
GND* : 48 : : : : 1 :
GND* : 49 : : : : 1 :
GND* : 50 : : : : 1 :
VCCIO1 : 51 : power : : 3.3V : 1 :
GND : 52 : gnd : : : :
en : 53 : input : LVTTL : : 1 : N
fpgatodff2[11] : 54 : input : LVTTL : : 1 : N
data3[2] : 55 : output : LVTTL : : 1 : N
data2[10] : 56 : output : LVTTL : : 1 : N
data2[6] : 57 : output : LVTTL : : 1 : N
fpgatodff2[6] : 58 : input : LVTTL : : 1 : N
fpgatodff2[7] : 59 : input : LVTTL : : 1 : N
data2[12] : 60 : output : LVTTL : : 1 : N
fpgatodff2[8] : 61 : input : LVTTL : : 4 : N
data2[13] : 62 : output : LVTTL : : 4 : N
data2[8] : 63 : output : LVTTL : : 4 : N
fpgatodff2[5] : 64 : input : LVTTL : : 4 : N
data2[9] : 65 : output : LVTTL : : 4 : N
data2[11] : 66 : output : LVTTL : : 4 : N
data2[5] : 67 : output : LVTTL : : 4 : N
data2[7] : 68 : output : LVTTL : : 4 : N
GND : 69 : gnd : : : :
VCCIO4 : 70 : power : : 3.3V : 4 :
GND : 71 : gnd : : : :
VCCINT : 72 : power : : 1.5V : :
fpgatodff2[9] : 73 : input : LVTTL : : 4 : N
fpgatodff2[12] : 74 : input : LVTTL : : 4 : N
fpgatodff2[10] : 75 : input : LVTTL : : 4 : N
fpgatodff2[13] : 76 : input : LVTTL : : 4 : N
fpgatodff3[2] : 77 : input : LVTTL : : 4 : N
GND* : 78 : : : : 4 :
GND* : 79 : : : : 4 :
GND* : 80 : : : : 4 :
GND* : 81 : : : : 4 :
GND* : 82 : : : : 4 :
data1[7] : 83 : output : LVTTL : : 4 : N
GND* : 84 : : : : 4 :
GND* : 85 : : : : 4 :
data1[4] : 86 : output : LVTTL : : 4 : N
fpgatodff1[7] : 87 : input : LVTTL : : 4 : N
fpgatodff1[5] : 88 : input : LVTTL : : 4 : N
GND : 89 : gnd : : : :
VCCINT : 90 : power : : 1.5V : :
GND : 91 : gnd : : : :
VCCIO4 : 92 : power : : 3.3V : 4 :
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