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📖 第 1 页 / 共 5 页
字号:
; Analysis & Synthesis Resource Usage Summary ;
+-----------------------------------+---------+
; Resource                          ; Usage   ;
+-----------------------------------+---------+
; Total logic elements              ; 1168    ;
; Total combinational functions     ; 515     ;
;     -- Total 4-input functions    ; 256     ;
;     -- Total 3-input functions    ; 124     ;
;     -- Total 2-input functions    ; 86      ;
;     -- Total 1-input functions    ; 44      ;
;     -- Total 0-input functions    ; 5       ;
; Combinational cells for routing   ; 0       ;
; Total registers                   ; 916     ;
; Total logic cells in carry chains ; 101     ;
; I/O pins                          ; 123     ;
; Total memory bits                 ; 18688   ;
; Maximum fan-out node              ; spiclk  ;
; Maximum fan-out                   ; 569     ;
; Total fan-out                     ; 5731    ;
; Average fan-out                   ; 4.19    ;
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                                                                        ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                                      ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |spitest                                                                                          ; 1168 (241)  ; 916          ; 18688       ; 123  ; 0            ; 252 (74)     ; 653 (165)         ; 263 (2)          ; 101 (55)        ; |spitest                                                                                                                                                                                                                                                                                 ;
;    |sld_hub:sld_hub_inst|                                                                         ; 113 (32)    ; 71           ; 0           ; 0    ; 0            ; 42 (26)      ; 24 (1)            ; 47 (5)           ; 5 (0)           ; |spitest|sld_hub:sld_hub_inst                                                                                                                                                                                                                                                            ;
;       |lpm_decode:instruction_decoder|                                                            ; 5 (0)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder                                                                                                                                                                                                                             ;
;          |decode_9ie:auto_generated|                                                              ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_9ie:auto_generated                                                                                                                                                                                                   ;
;       |lpm_shiftreg:jtag_ir_register|                                                             ; 10 (10)     ; 10           ; 0           ; 0    ; 0            ; 0 (0)        ; 10 (10)           ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register                                                                                                                                                                                                                              ;
;       |sld_dffex:BROADCAST|                                                                       ; 1 (1)       ; 1            ; 0           ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:BROADCAST                                                                                                                                                                                                                                        ;
;       |sld_dffex:IRF_ENA_0|                                                                       ; 1 (1)       ; 1            ; 0           ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0                                                                                                                                                                                                                                        ;
;       |sld_dffex:IRF_ENA|                                                                         ; 1 (1)       ; 1            ; 0           ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA                                                                                                                                                                                                                                          ;
;       |sld_dffex:IRSR|                                                                            ; 10 (10)     ; 8            ; 0           ; 0    ; 0            ; 2 (2)        ; 1 (1)             ; 7 (7)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:IRSR                                                                                                                                                                                                                                             ;
;       |sld_dffex:RESET|                                                                           ; 1 (1)       ; 1            ; 0           ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:RESET                                                                                                                                                                                                                                            ;
;       |sld_dffex:\GEN_IRF:1:IRF|                                                                  ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF                                                                                                                                                                                                                                   ;
;       |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF|                                                         ; 5 (5)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 5 (5)             ; 0 (0)            ; 0 (0)           ; |spitest|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF                                                                                                                                                                                                                          ;
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