📄 demux4.v
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module demux4(a,b,c,d,q,sel);
input q;
input[1:0] sel;
output a,b,c,d;
reg a,b,c,d;
always@(sel)
case(sel)
2'b00:
begin
a=q;b=0;c=0;d=0;
end
2'b01:
begin
a=0;b=q;c=0;d=0;
end
2'b10:
begin
a=0;b=0;c=q;d=0;
end
default:
begin
a=0;b=0;c=0;d=q;
end
endcase
endmodule
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