mux4.v

来自「这是个四输入乘法器」· Verilog 代码 · 共 15 行

module mux4(a,b,c,d,q,sel);
input a,b,c,d;
input[1:0] sel;
output q;
reg q;

always@(a or b or c or d)
case(sel)
	2'b00:q=a;
	2'b01:q=b;
	2'b10:q=c;
	default:q=d;
endcase
endmodule