time.sim.rpt

用VHDL开发的数字钟资料 完整的实验代码

; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[1]~3                  ; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[1]~3                  ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[3]                    ; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[3]                    ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[2]                    ; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[2]                    ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[1]                    ; |time|lpm_add_sub:Add2|addcore:adder|unreg_res_node[1]                    ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~7                                  ; |time|lpm_add_sub:Add2|addcore:adder|_~7                                  ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~8                                  ; |time|lpm_add_sub:Add2|addcore:adder|_~8                                  ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~9                                  ; |time|lpm_add_sub:Add2|addcore:adder|_~9                                  ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~10                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~10                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~11                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~11                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~12                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~12                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~13                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~13                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~14                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~14                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~15                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~15                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cout[2]      ; cout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
; |time|lpm_add_sub:Add1|result_node[0]                                     ; |time|lpm_add_sub:Add1|result_node[0]                                     ; out0             ;
; |time|lpm_add_sub:Add1|result_node[1]                                     ; |time|lpm_add_sub:Add1|result_node[1]                                     ; out0             ;
; |time|lpm_add_sub:Add1|result_node[2]                                     ; |time|lpm_add_sub:Add1|result_node[2]                                     ; out0             ;
; |time|lpm_add_sub:Add1|result_node[3]                                     ; |time|lpm_add_sub:Add1|result_node[3]                                     ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0                  ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]                    ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]                    ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~0                                  ; |time|lpm_add_sub:Add1|addcore:adder|_~0                                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~3                                  ; |time|lpm_add_sub:Add1|addcore:adder|_~3                                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2                  ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3                  ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3]                    ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3]                    ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]                    ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]                    ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]                    ; |time|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]                    ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~8                                  ; |time|lpm_add_sub:Add1|addcore:adder|_~8                                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~9                                  ; |time|lpm_add_sub:Add1|addcore:adder|_~9                                  ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~11                                 ; |time|lpm_add_sub:Add1|addcore:adder|_~11                                 ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~12                                 ; |time|lpm_add_sub:Add1|addcore:adder|_~12                                 ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~14                                 ; |time|lpm_add_sub:Add1|addcore:adder|_~14                                 ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|_~15                                 ; |time|lpm_add_sub:Add1|addcore:adder|_~15                                 ; out0             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2]      ; cout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
; |time|lpm_add_sub:Add0|result_node[0]                                     ; |time|lpm_add_sub:Add0|result_node[0]                                     ; out0             ;
; |time|lpm_add_sub:Add0|result_node[1]                                     ; |time|lpm_add_sub:Add0|result_node[1]                                     ; out0             ;
; |time|lpm_add_sub:Add0|result_node[2]                                     ; |time|lpm_add_sub:Add0|result_node[2]                                     ; out0             ;
; |time|lpm_add_sub:Add0|result_node[3]                                     ; |time|lpm_add_sub:Add0|result_node[3]                                     ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                  ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                    ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                    ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~0                                  ; |time|lpm_add_sub:Add0|addcore:adder|_~0                                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~3                                  ; |time|lpm_add_sub:Add0|addcore:adder|_~3                                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~1                  ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~1                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~2                  ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~2                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~3                  ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~3                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]                    ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]                    ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]                    ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]                    ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]                    ; |time|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]                    ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~7                                  ; |time|lpm_add_sub:Add0|addcore:adder|_~7                                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~8                                  ; |time|lpm_add_sub:Add0|addcore:adder|_~8                                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~9                                  ; |time|lpm_add_sub:Add0|addcore:adder|_~9                                  ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~10                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~10                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~11                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~11                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~12                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~12                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~13                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~13                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~14                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~14                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|_~15                                 ; |time|lpm_add_sub:Add0|addcore:adder|_~15                                 ; out0             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                 ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; Node Name                                                                 ; Output Port Name                                                          ; Output Port Type ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; |time|b~0                                                                 ; |time|b~0                                                                 ; out              ;
; |time|a~4                                                                 ; |time|a~4                                                                 ; out              ;
; |time|a~5                                                                 ; |time|a~5                                                                 ; out              ;
; |time|a~6