compare.v

来自「verilog hdl经典例程」· Verilog 代码 · 共 5 行

5 行

module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule

compare.v - 源码说明

本页面展示了「verilog hdl经典例程」中的 compare.v 源码文件，采用 Verilog 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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