half_clk.hier_info

来自「verilog hdl经典例程」· HIER_INFO 代码 · 共 7 行

HIER_INFO
7 行
字号 
|half_clk
reset => clk_out~0.OUTPUTSELECT
clk_in => clk_out~reg0.CLK
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE

half_clk.hier_info - 源码说明

本页面展示了「verilog hdl经典例程」中的 half_clk.hier_info 源码文件，采用 HIER_INFO 编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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