📄 led.sim.rpt
字号:
; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[5] ; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[5] ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[4] ; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[4] ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[3] ; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[3] ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[2] ; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[2] ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[1] ; |Led|lpm_add_sub:Add0|addcore:adder|datab_node[1] ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[16]~1 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[16]~1 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[15]~2 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[15]~2 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[14]~3 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[14]~3 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[13]~4 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[13]~4 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[12]~5 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[12]~5 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[11]~6 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[11]~6 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[10]~7 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[10]~7 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[9]~8 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[9]~8 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[8]~9 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[8]~9 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7]~10 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7]~10 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~11 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~11 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~12 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~12 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~13 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~13 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~14 ; |Led|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~14 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~4 ; |Led|lpm_add_sub:Add0|addcore:adder|_~4 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~5 ; |Led|lpm_add_sub:Add0|addcore:adder|_~5 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~6 ; |Led|lpm_add_sub:Add0|addcore:adder|_~6 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~7 ; |Led|lpm_add_sub:Add0|addcore:adder|_~7 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~8 ; |Led|lpm_add_sub:Add0|addcore:adder|_~8 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~9 ; |Led|lpm_add_sub:Add0|addcore:adder|_~9 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~10 ; |Led|lpm_add_sub:Add0|addcore:adder|_~10 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~11 ; |Led|lpm_add_sub:Add0|addcore:adder|_~11 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~12 ; |Led|lpm_add_sub:Add0|addcore:adder|_~12 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~13 ; |Led|lpm_add_sub:Add0|addcore:adder|_~13 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~14 ; |Led|lpm_add_sub:Add0|addcore:adder|_~14 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~15 ; |Led|lpm_add_sub:Add0|addcore:adder|_~15 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~16 ; |Led|lpm_add_sub:Add0|addcore:adder|_~16 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~17 ; |Led|lpm_add_sub:Add0|addcore:adder|_~17 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~19 ; |Led|lpm_add_sub:Add0|addcore:adder|_~19 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~20 ; |Led|lpm_add_sub:Add0|addcore:adder|_~20 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~21 ; |Led|lpm_add_sub:Add0|addcore:adder|_~21 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~22 ; |Led|lpm_add_sub:Add0|addcore:adder|_~22 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~23 ; |Led|lpm_add_sub:Add0|addcore:adder|_~23 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~24 ; |Led|lpm_add_sub:Add0|addcore:adder|_~24 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~25 ; |Led|lpm_add_sub:Add0|addcore:adder|_~25 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~26 ; |Led|lpm_add_sub:Add0|addcore:adder|_~26 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~27 ; |Led|lpm_add_sub:Add0|addcore:adder|_~27 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~28 ; |Led|lpm_add_sub:Add0|addcore:adder|_~28 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~29 ; |Led|lpm_add_sub:Add0|addcore:adder|_~29 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~30 ; |Led|lpm_add_sub:Add0|addcore:adder|_~30 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~31 ; |Led|lpm_add_sub:Add0|addcore:adder|_~31 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~32 ; |Led|lpm_add_sub:Add0|addcore:adder|_~32 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~33 ; |Led|lpm_add_sub:Add0|addcore:adder|_~33 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|_~34 ; |Led|lpm_add_sub:Add0|addcore:adder|_~34 ; out0 ;
; |Led|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |Led|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout ;
+--------------------------------------------------------------------------+---------------------------------------------------------------------+------------------+
The following table displays output ports that do not toggle to 0 during simulation.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage ;
+--------------------------------------------------------------------------+---------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------------------------------------------------+---------------------------------------------------------------------+------------------+
; |Led|count[15] ; |Led|count[15] ; regout ;
; |Led|count[14] ; |Led|count[14] ; regout ;
; |Led|count[13] ; |Led|count[13] ; regout ;
; |Led|count[12] ; |Led|count[12] ; regout ;
; |Led|count[11] ; |Led|count[11] ; regout ;
; |Led|count[10] ; |Led|count[10] ; regout ;
; |Led|count[9] ; |Led|count[9] ; regout ;
; |Led|count[8] ; |Led|count[8] ; regout ;
; |Led|count[7] ; |Led|count[7] ; regout ;
; |Led|count[6] ; |Led|count[6] ; regout ;
; |Led|count[5] ; |Led|count[5] ; regout ;
; |Led|count[4] ; |Led|count[4] ; regout ;
; |Led|count[3] ; |Led|count[3] ; regout ;
; |Led|count[2] ; |Led|count[2] ; regout ;
; |Led|DipSwitch_flop1 ; |Led|DipSwitch_flop1 ; regout ;
; |Led|Led~0 ; |Led|Led~0 ; out ;
; |Led|Led~1 ; |Led|Led~1 ; out ;
; |Led|Led~4 ; |Led|Led~4 ; out ;
; |Led|Led~5 ; |Led|Led~5 ; out ;
; |Led|DipSwitch_flop2 ; |Led|DipSwitch_flop2 ; regout ;
; |Led|Led[3] ; |Led|Led[3] ; regout ;
; |Led|Led[2] ; |Led|Led[2] ; regout ;
; |Led|DipSwitch ; |Led|DipSwitch ; out ;
; |Led|Led_inv[3] ; |Led|Led_inv[3] ; pin_out ;
; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0 ; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0 ; out0 ;
; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[0] ; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[0] ; out0 ;
; |Led|lpm_add_sub:Add1|addcore:adder|_~1 ; |Led|lpm_add_sub:Add1|addcore:adder|_~1 ; out0 ;
; |Led|lpm_add_sub:Add1|addcore:adder|_~2 ; |Led|lpm_add_sub:Add1|addcore:adder|_~2 ; out0 ;
; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[3]~1 ; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[3]~1 ; out0 ;
; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[3] ; |Led|lpm_add_sub:Add1|addcore:adder|datab_node[3] ; out0 ;
; |Led|lpm_add_sub:Add1|ad⌨️ 快捷键说明
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