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Classic Timing Analyzer report for lab3
Mon May 04 15:05:46 2009
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. th
8. Timing Analyzer Messages
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; Legal Notice ;
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+--------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+------------+------------+------------+-----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------------+------------+------------+-----------+--------------+
; Worst-case tsu ; N/A ; None ; 5.584 ns ; B1[0] ; F[2]$latch ; -- ; S2S1S0[2] ; 0 ;
; Worst-case tco ; N/A ; None ; 12.758 ns ; F[3]$latch ; F[3] ; S2S1S0[0] ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 1.002 ns ; S2S1S0[2] ; F[3]$latch ; -- ; S2S1S0[0] ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+------------+------------+------------+-----------+--------------+
+---------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C3T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; Off ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; S2S1S0[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; C0 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; S2S1S0[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; S2S1S0[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+-----------+------------+-----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+-----------+------------+-----------+
; N/A ; None ; 5.584 ns ; B1[0] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.451 ns ; S2S1S0[0] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.371 ns ; B1[0] ; F[2]$latch ; C0 ;
; N/A ; None ; 5.331 ns ; S2S1S0[1] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.311 ns ; S2S1S0[1] ; F[4]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.287 ns ; S2S1S0[1] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.260 ns ; B1[0] ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 5.238 ns ; S2S1S0[0] ; F[2]$latch ; C0 ;
; N/A ; None ; 5.127 ns ; S2S1S0[0] ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 5.118 ns ; S2S1S0[1] ; F[3]$latch ; C0 ;
; N/A ; None ; 5.098 ns ; S2S1S0[1] ; F[4]$latch ; C0 ;
; N/A ; None ; 5.079 ns ; B1[0] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.074 ns ; S2S1S0[1] ; F[2]$latch ; C0 ;
; N/A ; None ; 5.064 ns ; A1[0] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.021 ns ; B1[1] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 5.007 ns ; S2S1S0[1] ; F[3]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.987 ns ; S2S1S0[1] ; F[4]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.963 ns ; S2S1S0[1] ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.946 ns ; S2S1S0[0] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.914 ns ; B1[0] ; F[4]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.866 ns ; B1[0] ; F[3]$latch ; C0 ;
; N/A ; None ; 4.851 ns ; A1[0] ; F[2]$latch ; C0 ;
; N/A ; None ; 4.815 ns ; C0 ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.808 ns ; B1[1] ; F[2]$latch ; C0 ;
; N/A ; None ; 4.781 ns ; S2S1S0[0] ; F[4]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.777 ns ; B1[0] ; F[2]$latch ; S2S1S0[0] ;
; N/A ; None ; 4.758 ns ; A1[1] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.755 ns ; B1[0] ; F[3]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.740 ns ; A1[0] ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.733 ns ; S2S1S0[0] ; F[3]$latch ; C0 ;
; N/A ; None ; 4.701 ns ; B1[0] ; F[4]$latch ; C0 ;
; N/A ; None ; 4.697 ns ; B1[1] ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.674 ns ; S2S1S0[2] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.658 ns ; B1[0] ; F[1]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.644 ns ; S2S1S0[0] ; F[2]$latch ; S2S1S0[0] ;
; N/A ; None ; 4.622 ns ; S2S1S0[0] ; F[3]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.602 ns ; C0 ; F[2]$latch ; C0 ;
; N/A ; None ; 4.590 ns ; B1[0] ; F[4]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.582 ns ; B1[2] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.568 ns ; S2S1S0[0] ; F[4]$latch ; C0 ;
; N/A ; None ; 4.557 ns ; A1[0] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.545 ns ; A1[1] ; F[2]$latch ; C0 ;
; N/A ; None ; 4.525 ns ; S2S1S0[0] ; F[1]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.524 ns ; S2S1S0[1] ; F[3]$latch ; S2S1S0[0] ;
; N/A ; None ; 4.518 ns ; B1[2] ; F[2]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.518 ns ; B1[1] ; F[3]$latch ; S2S1S0[2] ;
; N/A ; None ; 4.504 ns ; S2S1S0[1] ; F[4]$latch ; S2S1S0[0] ;
; N/A ; None ; 4.491 ns ; C0 ; F[2]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.480 ns ; S2S1S0[1] ; F[2]$latch ; S2S1S0[0] ;
; N/A ; None ; 4.461 ns ; S2S1S0[2] ; F[2]$latch ; C0 ;
; N/A ; None ; 4.457 ns ; S2S1S0[0] ; F[4]$latch ; S2S1S0[1] ;
; N/A ; None ; 4.445 ns ; B1[0] ; F[1]$latch ; C0 ;
; N/A ; None ; 4.434 ns ; A1[1] ; F[2]$latch ; S2S1S0[1] ;
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