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组合逻辑单元设计电路

Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                ;
+-----------+----------+---------------+---------------+-----------------------+-----+
; Name      ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-----------+----------+---------------+---------------+-----------------------+-----+
; F[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; F[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; F[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; F[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; F[4]      ; Output   ; --            ; --            ; --                    ; --  ;
; S2S1S0[1] ; Input    ; ON            ; OFF           ; --                    ; --  ;
; B1[0]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; A1[0]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; S2S1S0[0] ; Input    ; OFF           ; ON            ; --                    ; --  ;
; S2S1S0[2] ; Input    ; ON            ; OFF           ; --                    ; --  ;
; C0        ; Input    ; ON            ; OFF           ; --                    ; --  ;
; B1[1]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; A1[1]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; B1[2]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; A1[2]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; B1[3]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; A1[3]     ; Input    ; ON            ; ON            ; --                    ; --  ;
+-----------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; S2S1S0[1]           ;                   ;         ;
;      - Add0~472     ; 0                 ; ON      ;
;      - Mux0~59      ; 0                 ; ON      ;
;      - Mux5~9       ; 1                 ; OFF     ;
;      - Mux1~77      ; 0                 ; ON      ;
;      - Mux2~109     ; 0                 ; ON      ;
;      - Mux3~111     ; 0                 ; ON      ;
;      - Add0~469     ; 0                 ; ON      ;
;      - Add0~470     ; 0                 ; ON      ;
;      - Add0~473     ; 0                 ; ON      ;
;      - Add0~474     ; 0                 ; ON      ;
;      - Add0~475     ; 0                 ; ON      ;
;      - Add0~476     ; 0                 ; ON      ;
;      - Add0~477     ; 0                 ; ON      ;
;      - Add0~478     ; 0                 ; ON      ;
; B1[0]               ;                   ;         ;
;      - Mux0~59      ; 1                 ; ON      ;
;      - Add0~470     ; 1                 ; ON      ;
; A1[0]               ;                   ;         ;
;      - Add0~455     ; 0                 ; ON      ;
;      - Mux0~59      ; 0                 ; ON      ;
; S2S1S0[0]           ;                   ;         ;
;      - Mux0~59      ; 1                 ; ON      ;
;      - Mux5~9       ; 0                 ; OFF     ;
;      - Mux1~77      ; 1                 ; ON      ;
;      - Mux2~109     ; 1                 ; ON      ;
;      - Mux3~111     ; 1                 ; ON      ;
;      - Add0~469     ; 1                 ; ON      ;
;      - Add0~470     ; 1                 ; ON      ;
;      - Add0~473     ; 1                 ; ON      ;
;      - Add0~474     ; 1                 ; ON      ;
;      - Add0~475     ; 1                 ; ON      ;
;      - Add0~476     ; 1                 ; ON      ;
;      - Add0~477     ; 1                 ; ON      ;
;      - Add0~478     ; 1                 ; ON      ;
; S2S1S0[2]           ;                   ;         ;
;      - Add0~457     ; 0                 ; ON      ;
;      - Mux5~9       ; 1                 ; OFF     ;
;      - Add0~460     ; 0                 ; ON      ;
;      - Add0~463     ; 0                 ; ON      ;
;      - Add0~466     ; 0                 ; ON      ;
;      - Add0~469     ; 0                 ; ON      ;
;      - Add0~478     ; 0                 ; ON      ;
; C0                  ;                   ;         ;
;      - Mux5~9       ; 1                 ; OFF     ;
;      - Add0~478     ; 0                 ; ON      ;
; B1[1]               ;                   ;         ;
;      - Mux1~77      ; 1                 ; ON      ;
;      - Add0~473     ; 1                 ; ON      ;
; A1[1]               ;                   ;         ;
;      - Add0~458     ; 1                 ; ON      ;
;      - Mux1~77      ; 1                 ; ON      ;
; B1[2]               ;                   ;         ;
;      - Mux2~109     ; 1                 ; ON      ;
;      - Add0~474     ; 1                 ; ON      ;
; A1[2]               ;                   ;         ;
;      - Add0~461     ; 1                 ; ON      ;
;      - Mux2~109     ; 1                 ; ON      ;
; B1[3]               ;                   ;         ;
;      - Mux3~111     ; 1                 ; ON      ;
;      - Add0~475     ; 1                 ; ON      ;
; A1[3]               ;                   ;         ;
;      - Add0~464     ; 1                 ; ON      ;
;      - Mux3~111     ; 1                 ; ON      ;
+---------------------+-------------------+---------+


+--------------------------------------------------------------------------------------------------+
; Control Signals                                                                                  ;
+--------+-------------+---------+--------------+--------+----------------------+------------------+
; Name   ; Location    ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+--------+-------------+---------+--------------+--------+----------------------+------------------+
; Mux5~9 ; LC_X3_Y4_N7 ; 5       ; Latch enable ; yes    ; Global Clock         ; GCLK3            ;
+--------+-------------+---------+--------------+--------+----------------------+------------------+


+--------------------------------------------------------------------------+
; Global & Other Fast Signals                                              ;
+--------+-------------+---------+----------------------+------------------+
; Name   ; Location    ; Fan-Out ; Global Resource Used ; Global Line Name ;
+--------+-------------+---------+----------------------+------------------+
; Mux5~9 ; LC_X3_Y4_N7 ; 5       ; Global Clock         ; GCLK3            ;
+--------+-------------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name          ; Fan-Out         ;
+---------------+-----------------+
; S2S1S0[1]     ; 14              ;
; S2S1S0[0]     ; 13              ;
; S2S1S0[2]     ; 7               ;
; A1[3]         ; 2               ;
; B1[3]         ; 2               ;
; A1[2]         ; 2               ;
; B1[2]         ; 2               ;
; A1[1]         ; 2               ;
; B1[1]         ; 2               ;
; C0            ; 2               ;
; A1[0]         ; 2               ;