adr.v

来自「8位RISC CPU,包括alu,count,machine等等」· Verilog 代码 · 共 6 行

module adr(addr,fetch,ir_addr,pc_addr);
output[12:0]addr;
input [12:0]ir_addr,pc_addr;
input fetch;
assign addr=fetch?pc_addr:ir_addr;
endmodule