datactl.v

来自「8位RISC CPU,包括alu,count,machine等等」· Verilog 代码 · 共 6 行

module datactl(data,in,data_ena);
output[7:0]data;
input [7:0]in;
input data_ena;
assign data=(data_ena)?in:8'bzzzzzzzz;
endmodule