obuf.v

来自「DDR2源代码 DDR2源代码 DDR2源代码」· Verilog 代码 · 共 44 行

// $Header: /devl/xcs/repo/env/Databases/CAEInterfaces/verunilibs/data/uni9000/OBUF.v,v 1.4 2007/05/23 20:05:10 patrickp Exp $
///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 1995/2004 Xilinx, Inc.
// All Right Reserved.
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor : Xilinx
// \   \   \/     Version : 7.1i (H.19)
//  \   \         Description : Xilinx Functional Simulation Library Component
//  /   /                  Output Buffer
// /___/   /\     Filename : OBUF.v
// \   \  /  \    Timestamp : Thu Mar 25 16:42:07 PST 2004
//  \___\/\___\
//
// Revision:
//    03/23/04 - Initial version.
//    05/23/07 - Changed timescale to 1 ps / 1 ps.

`timescale  1 ps / 1 ps

`celldefine

module OBUF (O, I);


    output O;
    reg    O;

    input  I;

    always @(I)
	if (I === 1'bz)
	   #100 O = 1'bz;
	else
	   #100 O = I;

    specify
    endspecify

endmodule

`endcelldefine