non_block.v

来自「verilog 经典例子的源码 非常适用于初学verilog的朋友们」· Verilog 代码 · 共 11 行

module non_block(c,b,a,clk);
output c,b; 
input clk,a;
reg c,b;
always @(posedge clk)
  begin
  b<=a;
  c<=b;
  end
endmodule