📄 test.fit.rpt
字号:
; - Mux1~3 ; 1 ; 7 ;
; - Mux0~3 ; 1 ; 7 ;
; rs[46] ; ; ;
; - Mux3~3 ; 0 ; 7 ;
; - Mux2~3 ; 0 ; 7 ;
; - Mux1~3 ; 0 ; 7 ;
; - Mux0~3 ; 0 ; 7 ;
; rs[42] ; ; ;
; - Mux3~3 ; 0 ; 7 ;
; - Mux2~3 ; 0 ; 7 ;
; - Mux1~3 ; 0 ; 7 ;
; - Mux0~3 ; 0 ; 7 ;
+---------------------+-------------------+---------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------+----------------+
; Name ; Fan-Out ;
+----------------+----------------+
; rs[42]~input ; 4 ;
; rs[46]~input ; 4 ;
; rs[45]~input ; 4 ;
; rs[44]~input ; 4 ;
; ~ALTERA_DATA0~ ; 1 ;
; rs[42] ; 1 ;
; rs[46] ; 1 ;
; rs[45] ; 1 ;
; rs[44] ; 1 ;
; so[28]~output ; 1 ;
; so[29]~output ; 1 ;
; so[30]~output ; 1 ;
; so[31]~output ; 1 ;
; rs[47] ; 1 ;
; rs[43] ; 1 ;
; Mux0~3 ; 1 ;
; Mux1~3 ; 1 ;
; Mux2~3 ; 1 ;
; Mux3~3 ; 1 ;
+----------------+----------------+
+----------------------------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------------------------+-----------------------+
; Block interconnects ; 8 / 185,744 ( < 1 % ) ;
; C12 interconnects ; 0 / 7,688 ( 0 % ) ;
; C4 interconnects ; 4 / 133,920 ( < 1 % ) ;
; DIFFIOCLKs ; 0 / 32 ( 0 % ) ;
; DQS I/O Configuration Shift Register Outputs ; 0 / 62 ( 0 % ) ;
; DQS bus muxes ; 0 / 62 ( 0 % ) ;
; DQS-18 I/O buses ; 0 / 8 ( 0 % ) ;
; DQS-4 I/O buses ; 0 / 62 ( 0 % ) ;
; DQS-9 I/O buses ; 0 / 28 ( 0 % ) ;
; Direct links ; 1 / 185,744 ( < 1 % ) ;
; Global clocks ; 0 / 16 ( 0 % ) ;
; I/O Clock Divider Clock Outputs ; 0 / 62 ( 0 % ) ;
; I/O Configuration Shift Register Outputs ; 0 / 372 ( 0 % ) ;
; Local interconnects ; 0 / 54,000 ( 0 % ) ;
; NDQS bus muxes ; 0 / 62 ( 0 % ) ;
; NDQS-18 I/O buses ; 0 / 8 ( 0 % ) ;
; NDQS-9 I/O buses ; 0 / 28 ( 0 % ) ;
; PLL_RX_TX_LOAD_ENABLEs ; 0 / 4 ( 0 % ) ;
; PLL_RX_TX_SCLOCKs ; 0 / 4 ( 0 % ) ;
; Periphery clocks ; 0 / 56 ( 0 % ) ;
; Quadrant clocks ; 0 / 64 ( 0 % ) ;
; R20 interconnects ; 0 / 8,200 ( 0 % ) ;
; R20/C12 interconnect drivers ; 0 / 12,400 ( 0 % ) ;
; R4 interconnects ; 0 / 224,400 ( 0 % ) ;
; Spine clocks ; 0 / 104 ( 0 % ) ;
+----------------------------------------------+-----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 2.00) ; Number of LABs (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
+--------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 4.00) ; Number of LABs (Total = 1) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 4.00) ; Number of LABs (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 4.00) ; Number of LABs (Total = 1) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+---------------------------------------------+-----------------------------+
+--------------------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+---------------------------------------+
; Option ; Setting ;
+----------------------------------------------+---------------------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Error detection CRC ; Off ;
; Data[0] ; As input tri-stated ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+---------------------------------------+
+----------------------------+
; Advanced Data - General ;
+--------------------+-------+
; Name ; Value ;
+--------------------+-------+
; Status Code ; 0 ;
; Desired User Slack ; 0 ;
; Fit Attempts ; 1 ;
+--------------------+-------+
+-----------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation ;
+----------------------------------------------------------------------------+------------+
; Name ; Value ;
+----------------------------------------------------------------------------+------------+
; Auto Fit Point 1 - Fit Attempt 1 ; ff ;
; Mid Wire Use - Fit Attempt 1 ; 0 ;
; Mid Slack - Fit Attempt 1 ; 2147483639 ;
; Internal Atom Count - Fit Attempt 1 ; 5 ;
; LE/ALM Count - Fit Attempt 1 ; 3 ;
; LAB Count - Fit Attempt 1 ; 2 ;
; Outputs per Lab - Fit Attempt 1 ; 2.000 ;
; Inputs per LAB - Fit Attempt 1 ; 2.000 ;
; Global Inputs per LAB - Fit Attempt 1 ; 0.000 ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'deterministic LABSMUXE/LABSMUXF overuse' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'global controls' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'global non-clock/non-asynch_clear' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'clock constraint' - Fit Attempt 1 ; 0:2 ;
; LAB Constraint 'carry chain tie-off constraint' - Fit Attempt 1 ; 0:2 ;
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