📄 test.fit.rpt
字号:
; M9K blocks ; 0 / 108 ( 0 % ) ;
; M144K blocks ; 0 / 6 ( 0 % ) ;
; Total MLAB memory bits ; 0 ;
; Total block memory bits ; 0 / 1,880,064 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 1,880,064 ( 0 % ) ;
; DSP block 18-bit elements ; 0 / 216 ( 0 % ) ;
; PLLs ; 0 / 4 ( 0 % ) ;
; Global clocks ; 0 / 16 ( 0 % ) ;
; Quadrant clocks ; 0 / 64 ( 0 % ) ;
; Periphery clocks ; 0 / 56 ( 0 % ) ;
; SERDES transmitters ; 0 / 56 ( 0 % ) ;
; SERDES receivers ; 0 / 56 ( 0 % ) ;
; Impedance control blocks ; 0 / 8 ( 0 % ) ;
; Average interconnect usage ; 0% ;
; Peak interconnect usage ; 0% ;
; ; ;
; Programmable power technology low-power tiles ; 1,542 / 1,542 ( 100 % ) ;
; -- low-power tiles that are used by the design ; 4 / 1,542 ( < 1 % ) ;
; -- unused tiles (low-power) ; 1,538 / 1,542 ( 100 % ) ;
; Programmable power technology high-speed tiles ; 0 / 1,542 ( 0 % ) ;
; ; ;
; Programmable power technology low-power LAB tiles ; 1,350 / 1,350 ( 100 % ) ;
; -- low-power LAB tiles that are used by the design ; 4 / 1,350 ( < 1 % ) ;
; -- unused LAB tiles (low-power) ; 1,346 / 1,350 ( 100 % ) ;
; Programmable power technology high-speed LAB tiles ; 0 / 1,350 ( 0 % ) ;
; ; ;
; Maximum fan-out node ; rs[44]~input ;
; Maximum fan-out ; 4 ;
; Highest non-global fan-out signal ; rs[44]~input ;
; Highest non-global fan-out ; 4 ;
; Total fan-out ; 31 ;
; Average fan-out ; 1.19 ;
+--------------------------------------------------------+-------------------------+
* Register count does not include registers inside block RAM or DSP blocks.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------+-------------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Termination Control Block ; Location assigned by ;
+--------+-------------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+
; rs[42] ; X0_Y20_N0 ; 2C ; 0 ; 20 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
; rs[43] ; X23_Y51_N60 ; 8C ; 23 ; 51 ; 60 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
; rs[44] ; X0_Y20_N30 ; 2C ; 0 ; 20 ; 30 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
; rs[45] ; X0_Y21_N0 ; 2C ; 0 ; 21 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
; rs[46] ; X0_Y20_N90 ; 2C ; 0 ; 20 ; 90 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
; rs[47] ; X20_Y0_N0 ; 3C ; 20 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; Off ; -- ; Fitter ;
+--------+-------------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------+------------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Load ;
+--------+------------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+
; so[28] ; X0_Y18_N0 ; 2C ; 0 ; 18 ; 0 ; no ; no ; no ; 3 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; 0 pF ;
; so[29] ; X0_Y18_N90 ; 2C ; 0 ; 18 ; 90 ; no ; no ; no ; 3 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; 0 pF ;
; so[30] ; X0_Y18_N30 ; 2C ; 0 ; 18 ; 30 ; no ; no ; no ; 3 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; 0 pF ;
; so[31] ; X0_Y20_N60 ; 2C ; 0 ; 20 ; 60 ; no ; no ; no ; 3 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; 0 pF ;
+--------+------------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1A ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 1C ; 1 / 26 ( 4 % ) ; 2.5V ; -- ;
; 2C ; 8 / 26 ( 31 % ) ; 2.5V ; -- ;
; 2A ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 3A ; 0 / 0 ( -- ) ; -- ; -- ;
; 3C ; 1 / 24 ( 4 % ) ; 2.5V ; -- ;
; 4C ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 4A ; 0 / 0 ( -- ) ; -- ; -- ;
; 5A ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 5C ; 0 / 26 ( 0 % ) ; 2.5V ; -- ;
; 6C ; 0 / 26 ( 0 % ) ; 2.5V ; -- ;
; 6A ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 7A ; 0 / 0 ( -- ) ; -- ; -- ;
; 7C ; 0 / 24 ( 0 % ) ; 2.5V ; -- ;
; 8C ; 1 / 24 ( 4 % ) ; 2.5V ; -- ;
; 8A ; 0 / 0 ( -- ) ; -- ; -- ;
+----------+-----------------+---------------+--------------+
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.0-V LVTTL ; 0 pF ; Not Available ;
; 3.0-V LVCMOS ; 0 pF ; Not Available ;
; 3.0-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.0-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 1.2 V ; 0 pF ; Not Available ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class I ; 0 pF ; (See SSTL-2) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; SSTL-15 Class I ; 0 pF ; Not Available ;
; Differential 1.5-V SSTL Class I ; 0 pF ; Not Available ;
; SSTL-15 Class II ; 0 pF ; Not Available ;
; Differential 1.5-V SSTL Class II ; 0 pF ; Not Available ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; 1.2-V HSTL Class I ; 0 pF ; Not Available ;
; Differential 1.2-V HSTL Class I ; 0 pF ; Not Available ;
; 1.2-V HSTL Class II ; 0 pF ; Not Available ;
; Differential 1.2-V HSTL Class II ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; LVDS_E_1R ; 0 pF ; Not Available ;
; LVDS_E_3R ; 0 pF ; Not Available ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS_E_1R ; 0 pF ; Not Available ;
; RSDS_E_3R ; 0 pF ; Not Available ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS_E_1R ; 0 pF ; Not Available ;
; mini-LVDS_E_3R ; 0 pF ; Not Available ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+---------------------+--------------+----------+-------+---------------------------+---------------+-------------------+------+--------+--------------+---------+-----------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Combinational ALUTs ; Memory ALUTs ; LUT_REGs ; ALMs ; Dedicated Logic Registers ; I/O Registers ; Block Memory Bits ; M9Ks ; M144Ks ; DSP Elements ; DSP 9x9 ; DSP 12x12 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; Combinational with no register ; Register-Only ; Combinational with a register ; Full Hierarchy Name ; Library Name ;
; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ALUT/register pair ; ALUT/register pair ; ALUT/register pair ; ; ;
+----------------------------+---------------------+--------------+----------+-------+---------------------------+---------------+-------------------+------+--------+--------------+---------+-----------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+---------------------+--------------+
; |test ; 4 (4) ; 0 (0) ; 0 (0) ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 10 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; |test ; work ;
+----------------------------+---------------------+--------------+----------+-------+---------------------------+---------------+-------------------+------+--------+--------------+---------+-----------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------+----------+----+----+------+------+----+----+------------+-------------+----+-----+--------+---------+-----+
; Name ; Pin Type ; T1 ; T2 ; T3_0 ; T3_1 ; T4 ; T7 ; T8_0 (DQS) ; T8_1 (NDQS) ; T9 ; T10 ; T9 OCT ; T10 OCT ; T11 ;
+--------+----------+----+----+------+------+----+----+------------+-------------+----+-----+--------+---------+-----+
; rs[43] ; Input ; -- ; 0 ; 0 ; 0 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; rs[47] ; Input ; -- ; 0 ; 0 ; 0 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; so[31] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; 0 ; 0 ; -- ; -- ; -- ;
; so[30] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; 0 ; 0 ; -- ; -- ; -- ;
; so[29] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; 0 ; 0 ; -- ; -- ; -- ;
; so[28] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; 0 ; 0 ; -- ; -- ; -- ;
; rs[44] ; Input ; -- ; 0 ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; rs[45] ; Input ; -- ; 0 ; 0 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; rs[46] ; Input ; -- ; 0 ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; rs[42] ; Input ; -- ; 0 ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
+--------+----------+----+----+------+------+----+----+------------+-------------+----+-----+--------+---------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; rs[43] ; ; ;
; rs[47] ; ; ;
; rs[44] ; ; ;
; - Mux3~3 ; 0 ; 7 ;
; - Mux2~3 ; 0 ; 7 ;
; - Mux1~3 ; 0 ; 7 ;
; - Mux0~3 ; 0 ; 7 ;
; rs[45] ; ; ;
; - Mux3~3 ; 1 ; 7 ;
; - Mux2~3 ; 1 ; 7 ;
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