pp.fit.rpt

DES加密算法的VHDL实现,采用流水线技术实现

; Perform Physical Synthesis for Combinational Logic for Performance    ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                          ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                           ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                             ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                                ; Off                            ; Off                            ;
; Fitter Effort                                                         ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                       ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                              ; Auto                           ; Auto                           ;
; Auto Register Duplication                                             ; Auto                           ; Auto                           ;
; Auto Global Clock                                                     ; On                             ; On                             ;
; Auto Global Register Control Signals                                  ; On                             ; On                             ;
; Stop After Congestion Map Generation                                  ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                     ; Off                            ; Off                            ;
; Use smart compilation                                                 ; Off                            ; Off                            ;
+-----------------------------------------------------------------------+--------------------------------+--------------------------------+


+----------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                    ;
+--------------------------------------------------------+-------------------------+
; Resource                                               ; Usage                   ;
+--------------------------------------------------------+-------------------------+
; ALUTs Used                                             ; 0 / 38,000 ( 0 % )      ;
;     -- Combinational ALUTs                             ; 0 / 38,000 ( 0 % )      ;
;     -- Memory ALUTs                                    ; 0 / 19,000 ( 0 % )      ;
;     -- LUT_REGs                                        ; 0 / 38,000 ( 0 % )      ;
; Dedicated logic registers                              ; 0 / 38,000 ( 0 % )      ;
;                                                        ;                         ;
; ALUTs Unavailable                                      ; 0                       ;
;     -- Due to unpartnered 7 input function             ; 0                       ;
;     -- Due to unpartnered 6 input function             ; 0                       ;
;     -- Due to Memory ALUTs                             ; 0                       ;
;     -- Due to LUT_REGs                                 ; 0                       ;
;                                                        ;                         ;
; Combinational ALUT usage by number of inputs           ;                         ;
;     -- 7 input functions                               ; 0                       ;
;     -- 6 input functions                               ; 0                       ;
;     -- 5 input functions                               ; 0                       ;
;     -- 4 input functions                               ; 0                       ;
;     -- <=3 input functions                             ; 0                       ;
;                                                        ;                         ;
; Combinational ALUTs by mode                            ;                         ;
;     -- normal mode                                     ; 0                       ;
;     -- extended LUT mode                               ; 0                       ;
;     -- arithmetic mode                                 ; 0                       ;
;     -- shared arithmetic mode                          ; 0                       ;
;                                                        ;                         ;
; Logic utilization                                      ; 0 / 38,000 ( 0 % )      ;
;     -- ALUT/register pairs used                        ; 0                       ;
;         -- Combinational with no register              ; 0                       ;
;         -- Register only                               ; 0                       ;
;         -- Combinational with a register               ; 0                       ;
;     -- ALUT/register pairs unavailable                 ; 0                       ;
;                                                        ;                         ;
; Total registers*                                       ; 0 / 39,600 ( 0 % )      ;
;     -- Dedicated logic registers                       ; 0 / 38,000 ( 0 % )      ;
;     -- I/O registers                                   ; 0 / 1,600 ( 0 % )       ;
;     -- LUT_REGs                                        ; 0                       ;
;                                                        ;                         ;
; ALMs:  partially or completely used                    ; 0 / 19,000 ( 0 % )      ;
;     -- Logic                                           ; 0                       ;
;     -- Memory                                          ; 0                       ;
;                                                        ;                         ;
; Total LABs:  partially or completely used              ; 0 / 1,900 ( 0 % )       ;
;     -- Logic LABs                                      ; 0                       ;
;     -- Memory LABs                                     ; 0                       ;
;                                                        ;                         ;
; User inserted logic elements                           ; 0                       ;
; Virtual pins                                           ; 0                       ;
; I/O pins                                               ; 64 / 296 ( 22 % )       ;
;     -- Clock pins                                      ; 4 / 16 ( 25 % )         ;
;     -- Dedicated input pins                            ; 0 / 12 ( 0 % )          ;
; Global signals                                         ; 0                       ;
; M9K blocks                                             ; 0 / 108 ( 0 % )         ;
; M144K blocks                                           ; 0 / 6 ( 0 % )           ;
; Total MLAB memory bits                                 ; 0                       ;
; Total block memory bits                                ; 0 / 1,880,064 ( 0 % )   ;
; Total block memory implementation bits                 ; 0 / 1,880,064 ( 0 % )   ;
; DSP block 18-bit elements                              ; 0 / 216 ( 0 % )         ;
; PLLs                                                   ; 0 / 4 ( 0 % )           ;
; Global clocks                                          ; 0 / 16 ( 0 % )          ;
; Quadrant clocks                                        ; 0 / 64 ( 0 % )          ;
; Periphery clocks                                       ; 0 / 56 ( 0 % )          ;
; SERDES transmitters                                    ; 0 / 56 ( 0 % )          ;
; SERDES receivers                                       ; 0 / 56 ( 0 % )          ;
; Impedance control blocks                               ; 0 / 8 ( 0 % )           ;
; Average interconnect usage                             ; 0%                      ;
; Peak interconnect usage                                ; 0%                      ;
;                                                        ;                         ;
; Programmable power technology low-power tiles          ; 1,542 / 1,542 ( 100 % ) ;
;     -- low-power tiles that are used by the design     ; 31 / 1,542 ( 2 % )      ;
;     -- unused tiles (low-power)                        ; 1,511 / 1,542 ( 98 % )  ;
; Programmable power technology high-speed tiles         ; 0 / 1,542 ( 0 % )       ;
;                                                        ;                         ;
; Programmable power technology low-power LAB tiles      ; 1,350 / 1,350 ( 100 % ) ;
;     -- low-power LAB tiles that are used by the design ; 31 / 1,350 ( 2 % )      ;
;     -- unused LAB tiles (low-power)                    ; 1,319 / 1,350 ( 98 % )  ;
; Programmable power technology high-speed LAB tiles     ; 0 / 1,350 ( 0 % )       ;
;                                                        ;                         ;
; Maximum fan-out node                                   ; po[32]~output           ;
; Maximum fan-out                                        ; 1                       ;
; Highest non-global fan-out signal                      ; po[32]~output           ;
; Highest non-global fan-out                             ; 1                       ;
; Total fan-out                                          ; 97                      ;
; Average fan-out                                        ; 0.75                    ;