fp.fit.rpt

DES加密算法的VHDL实现,采用流水线技术实现

; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Muxplux/Vhdl/DES/fp.pin.


+------------------------------------------------------------------+
; Fitter Resource Usage Summary                                    ;
+---------------------------------------------+--------------------+
; Resource                                    ; Usage              ;
+---------------------------------------------+--------------------+
; Total logic elements                        ; 0 / 4,000 ( 0 % )  ;
;     -- Combinational with no register       ; 0                  ;
;     -- Register only                        ; 0                  ;
;     -- Combinational with a register        ; 0                  ;
;                                             ;                    ;
; Logic element usage by number of LUT inputs ;                    ;
;     -- 4 input functions                    ; 0                  ;
;     -- 3 input functions                    ; 0                  ;
;     -- 2 input functions                    ; 0                  ;
;     -- 1 input functions                    ; 0                  ;
;     -- 0 input functions                    ; 0                  ;
;                                             ;                    ;
; Logic elements by mode                      ;                    ;
;     -- normal mode                          ; 0                  ;
;     -- arithmetic mode                      ; 0                  ;
;     -- qfbk mode                            ; 0                  ;
;     -- register cascade mode                ; 0                  ;
;     -- synchronous clear/load mode          ; 0                  ;
;     -- asynchronous clear/load mode         ; 0                  ;
;                                             ;                    ;
; Total registers                             ; 0 / 4,735 ( 0 % )  ;
; Total LABs                                  ; 0 / 400 ( 0 % )    ;
; Logic elements in carry chains              ; 0                  ;
; User inserted logic elements                ; 0                  ;
; Virtual pins                                ; 0                  ;
; I/O pins                                    ; 128 / 249 ( 51 % ) ;
;     -- Clock pins                           ; 0 / 2 ( 0 % )      ;
; Global signals                              ; 0                  ;
; M4Ks                                        ; 0 / 17 ( 0 % )     ;
; Total memory bits                           ; 0 / 78,336 ( 0 % ) ;
; Total RAM block bits                        ; 0 / 78,336 ( 0 % ) ;
; PLLs                                        ; 0 / 2 ( 0 % )      ;
; Global clocks                               ; 0 / 8 ( 0 % )      ;
; Average interconnect usage                  ; 0%                 ;
; Peak interconnect usage                     ; 0%                 ;
; Maximum fan-out node                        ; r[25]              ;
; Maximum fan-out                             ; 1                  ;
; Highest non-global fan-out signal           ; r[25]              ;
; Highest non-global fan-out                  ; 1                  ;