enfp.fit.rpt

DES加密算法的VHDL实现,采用流水线技术实现

;     -- 5 input functions                               ; 0                       ;
;     -- 4 input functions                               ; 0                       ;
;     -- <=3 input functions                             ; 0                       ;
;                                                        ;                         ;
; Combinational ALUTs by mode                            ;                         ;
;     -- normal mode                                     ; 0                       ;
;     -- extended LUT mode                               ; 0                       ;
;     -- arithmetic mode                                 ; 0                       ;
;     -- shared arithmetic mode                          ; 0                       ;
;                                                        ;                         ;
; Logic utilization                                      ; 0 / 38,000 ( 0 % )      ;
;     -- ALUT/register pairs used                        ; 0                       ;
;         -- Combinational with no register              ; 0                       ;
;         -- Register only                               ; 0                       ;
;         -- Combinational with a register               ; 0                       ;
;     -- ALUT/register pairs unavailable                 ; 0                       ;
;                                                        ;                         ;
; Total registers*                                       ; 0 / 39,600 ( 0 % )      ;
;     -- Dedicated logic registers                       ; 0 / 38,000 ( 0 % )      ;
;     -- I/O registers                                   ; 0 / 1,600 ( 0 % )       ;
;     -- LUT_REGs                                        ; 0                       ;
;                                                        ;                         ;
; ALMs:  partially or completely used                    ; 0 / 19,000 ( 0 % )      ;
;     -- Logic                                           ; 0                       ;
;     -- Memory                                          ; 0                       ;
;                                                        ;                         ;
; Total LABs:  partially or completely used              ; 0 / 1,900 ( 0 % )       ;
;     -- Logic LABs                                      ; 0                       ;
;     -- Memory LABs                                     ; 0                       ;
;                                                        ;                         ;
; User inserted logic elements                           ; 0                       ;
; Virtual pins                                           ; 0                       ;
; I/O pins                                               ; 128 / 296 ( 43 % )      ;
;     -- Clock pins                                      ; 5 / 16 ( 31 % )         ;
;     -- Dedicated input pins                            ; 0 / 12 ( 0 % )          ;
; Global signals                                         ; 0                       ;
; M9K blocks                                             ; 0 / 108 ( 0 % )         ;
; M144K blocks                                           ; 0 / 6 ( 0 % )           ;
; Total MLAB memory bits                                 ; 0                       ;
; Total block memory bits                                ; 0 / 1,880,064 ( 0 % )   ;
; Total block memory implementation bits                 ; 0 / 1,880,064 ( 0 % )   ;
; DSP block 18-bit elements                              ; 0 / 216 ( 0 % )         ;
; PLLs                                                   ; 0 / 4 ( 0 % )           ;
; Global clocks                                          ; 0 / 16 ( 0 % )          ;
; Quadrant clocks                                        ; 0 / 64 ( 0 % )          ;
; Periphery clocks                                       ; 0 / 56 ( 0 % )          ;
; SERDES transmitters                                    ; 0 / 56 ( 0 % )          ;
; SERDES receivers                                       ; 0 / 56 ( 0 % )          ;
; Impedance control blocks                               ; 0 / 8 ( 0 % )           ;
; Average interconnect usage                             ; 0%                      ;
; Peak interconnect usage                                ; 0%                      ;
;                                                        ;                         ;
; Programmable power technology low-power tiles          ; 1,542 / 1,542 ( 100 % ) ;
;     -- low-power tiles that are used by the design     ; 56 / 1,542 ( 4 % )      ;
;     -- unused tiles (low-power)                        ; 1,486 / 1,542 ( 96 % )  ;
; Programmable power technology high-speed tiles         ; 0 / 1,542 ( 0 % )       ;
;                                                        ;                         ;
; Programmable power technology low-power LAB tiles      ; 1,350 / 1,350 ( 100 % ) ;
;     -- low-power LAB tiles that are used by the design ; 56 / 1,350 ( 4 % )      ;
;     -- unused LAB tiles (low-power)                    ; 1,294 / 1,350 ( 96 % )  ;
; Programmable power technology high-speed LAB tiles     ; 0 / 1,350 ( 0 % )       ;
;                                                        ;                         ;
; Maximum fan-out node                                   ; ct[64]~output           ;
; Maximum fan-out                                        ; 1                       ;
; Highest non-global fan-out signal                      ; ct[64]~output           ;
; Highest non-global fan-out                             ; 1                       ;
; Total fan-out                                          ; 193                     ;
; Average fan-out                                        ; 0.75                    ;
+--------------------------------------------------------+-------------------------+
*  Register count does not include registers inside block RAM or DSP blocks.