📄 option.inc
字号:
;/**************************************************************************/
;/* */
;/* only for 32bit mode and dosn't support interrupt nesting */
;/* */
;/* File name: threadX_cpu.s */
;/* Last modified Date: 2008-03-28 */
;/* Last Version: 0.01 */
;/* Descriptions: asm file for armtarget */
;/* QQ: 307102293 */
;/* ENAIL: wodexinxiang1949@163.com */
;/* */
;/**************************************************************************/
;/* mode config */
Mode_USR EQU 0x10 ;/* 用户模式 */
Mode_FIQ EQU 0x11 ;/* 快中断模式 */
Mode_IRQ EQU 0x12 ;/* 中断模式 */
Mode_SVC EQU 0x13 ;/* 管理模式 */
Mode_ABT EQU 0x17 ;/* 中止模式 */
Mode_UND EQU 0x1B ;/* 未定义模式 */
Mode_SYS EQU 0x1F ;/* 系统模式 */
NO_FIQ EQU 0X80
NO_IRQ EQU 0X80
; irq vector start addr
_ISR_STARTADDRESS EQU 0x33ffff00
; memery config
DW8 EQU (0x0)
DW16 EQU (0x1)
DW32 EQU (0x2)
WAIT EQU (0x1 << 2)
UBLB EQU (0x1 << 3)
B7_BWSCON EQU (DW16)
B6_BWSCON EQU (DW32) ;/* 64 M SDRAM 32bit */
B5_BWSCON EQU (DW16)
B4_BWSCON EQU (DW16)
B3_BWSCON EQU (DW16)
B2_BWSCON EQU (DW16)
B1_BWSCON EQU (DW16)
; BANK0
B0_Tacs EQU 0x0 ;/* 0 clk */
B0_Tcos EQU 0x0 ;/* 0 clk */
B0_Tacc EQU 0x7 ;/* 14 clk */
B0_Tcoh EQU 0x0 ;/* 0 clk */
B0_Tah EQU 0x0 ;/* 0 clk */
B0_Tacp EQU 0x0
B0_PMC EQU 0x0 ;/* normal */
; BANK1
B1_Tacs EQU 0x0 ;/* 0 clk */
B1_Tcos EQU 0x0 ;/* 0 clk */
B1_Tacc EQU 0x7 ;/* 14 clk */
B1_Tcoh EQU 0x0 ;/* 0 clk */
B1_Tah EQU 0x0 ;/* 0 clk */
B1_Tacp EQU 0x0
B1_PMC EQU 0x0 ;/* normal */
; BANK2
B2_Tacs EQU 0x0 ;/* 0 clk */
B2_Tcos EQU 0x0 ;/* 0 clk */
B2_Tacc EQU 0x7 ;/* 14 clk */
B2_Tcoh EQU 0x0 ;/* 0 clk */
B2_Tah EQU 0x0 ;/* 0 clk */
B2_Tacp EQU 0x0
B2_PMC EQU 0x0 ;/* normal */
; BANK3
B3_Tacs EQU 0x0 ;/* 0 clk */
B3_Tcos EQU 0x0 ;/* 0 clk */
B3_Tacc EQU 0x7 ;/* 14 clk */
B3_Tcoh EQU 0x0 ;/* 0 clk */
B3_Tah EQU 0x0 ;/* 0 clk */
B3_Tacp EQU 0x0
B3_PMC EQU 0x0 ;/* normal */
; BANK4
B4_Tacs EQU 0x0 ;/* 0 clk */
B4_Tcos EQU 0x0 ;/* 0 clk */
B4_Tacc EQU 0x7 ;/* 14 clk */
B4_Tcoh EQU 0x0 ;/* 0 clk */
B4_Tah EQU 0x0 ;/* 0 clk */
B4_Tacp EQU 0x0
B4_PMC EQU 0x0 ;/* normal */
; BANK5
B5_Tacs EQU 0x0 ;/* 0 clk */
B5_Tcos EQU 0x0 ;/* 0 clk */
B5_Tacc EQU 0x7 ;/* 14 clk */
B5_Tcoh EQU 0x0 ;/* 0 clk */
B5_Tah EQU 0x0 ;/* 0 clk */
B5_Tacp EQU 0x0
B5_PMC EQU 0x0 ;/* normal */
; BANK6
B6_MT EQU 0x3 ;/* SDRAM */
B6_Trcd EQU 0x1 ;/* 3clk */
B6_SCAN EQU 0x1 ;/* 9bit */
; BANK7
B7_MT EQU 0x3 ;/* SDRAM */
B7_Trcd EQU 0x1 ;/* 3clk */
B7_SCAN EQU 0x1 ;/* 9bit */
; REFRESH
REFEN EQU 0x1 ;/* Refresh enable */
TREFMD EQU 0x0 ;/* CBR(CAS before RAS) / */
Trp EQU 0x1 ;/* 3clk */
Tsrc EQU 0x2 ;/* 9clk Trc = Trp(3) + Tsrc(6) */
REFCNT EQU 1260 ;/* HCLK = 101 MHz, */
;/* (2049 - 7.8 * 101) */
; BANKSIZE
BURST_EN EQU 0x1 ;/* ARM Core burst operation EN */
SCKE_EN EQU 0x1 ;/* SDRAM power down mode enable*/
BK76MAP EQU 0x2 ;/* 128MB / 128MB B7 Not Use */
; BANK6 SDRAM MODE REGISTER
B6_WBL EQU 0x0 ;/* Write burst length Burst */
B6_CL EQU 0x3 ;/* CAS latency 3clk in 100MHz */
; BANK7 SDRAM MODE REGISTER
B7_WBL EQU 0x0 ;/* Write burst length Burst */
B7_CL EQU 0x3 ;/* CAS latency 3clk in 100MHz */
; bus config
GBLA ENTRY_BUS_WIDTH
ENTRY_BUS_WIDTH SETA 16
;BUSWIDTH = 16,32
GBLA BUSWIDTH ;max. bus width for the GPIO configuration
BUSWIDTH SETA 32
GBLA FCLK
FCLK SETA 50000000
[ FCLK = 20000000
M_MDIV EQU 0x20 ;Fin=12.0MHz Fout=30.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
[ FCLK = 30000000
M_MDIV EQU 0x34 ;Fin=12.0MHz Fout=30.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
[ FCLK = 50000000
M_MDIV EQU 0x5c ;Fin=12.0MHz Fout=50.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
[ FCLK = 60000000
M_MDIV EQU 0x70 ;Fin=12.0MHz Fout=60.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
[ FCLK = 70000000
M_MDIV EQU 0x84 ;Fin=12.0MHz Fout=70.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
[ FCLK = 75000000
M_MDIV EQU 0x8e ;Fin=12.0MHz Fout=75.0MHz
M_PDIV EQU 0x4
M_SDIV EQU 0x2
]
END
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