35_sigparser.out

Verilog Parser in Perl

verilog/v_hier_subprim.v:008: MODULE  'primitive' 'v_hier_prim' undef '0'
verilog/v_hier_subprim.v:010: PORT  'q'
verilog/v_hier_subprim.v:012: PORT  'a'
verilog/v_hier_subprim.v:014: SIGNAL_DECL  'output' 'q' '' '' '' ''
verilog/v_hier_subprim.v:015: SIGNAL_DECL  'input' 'a' '' '' '' ''
verilog/v_hier_subprim.v:022: ENDMODULE  'endprimitive'
verilog/v_hier_subprim.v:025: MODULE  'module' 'bug27070' undef '1'
verilog/v_hier_subprim.v:027: SIGNAL_DECL  'parameter' 'TAP' '' '' '' '4'b1001'
verilog/v_hier_subprim.v:028: ENDMODULE  'endmodule'
verilog/v_hier_sub.v:006: MODULE  'module' 'v_hier_sub' undef '0'
verilog/v_hier_sub.v:007: SIGNAL_DECL  'input' 'clk' '' '' '' ''
verilog/v_hier_sub.v:007: PORT  'clk'
verilog/v_hier_sub.v:008: SIGNAL_DECL  'input' 'avec' '[3:0]' '' '' ''
verilog/v_hier_sub.v:008: PORT  'avec'
verilog/v_hier_sub.v:009: SIGNAL_DECL  'output' 'qvec' '[3:0]' '' '' ''
verilog/v_hier_sub.v:009: PORT  'qvec'
verilog/v_hier_sub.v:012: SIGNAL_DECL  'supply1' 'a1' '' '' '' ''
verilog/v_hier_sub.v:017: INSTANT  'v_hier_subsub' 'subsub0' ''
verilog/v_hier_sub.v:015: PARAMPIN  'IGNORED' ''sh20' '1'
verilog/v_hier_sub.v:019: PIN  'q' 'qvec[0]' '1'
verilog/v_hier_sub.v:021: PIN  'a' 'a1' '2'
verilog/v_hier_sub.v:021: ENDCELL  ''
verilog/v_hier_sub.v:025: SIGNAL_DECL  'genvar' 'K' '' '' '' ''
verilog/v_hier_sub.v:025: SIGNAL_DECL  'genvar' 'K_UNUSED' '' '' '' ''
verilog/v_hier_sub.v:028: INSTANT  'v_hier_subsub' 'subsub2' ''
verilog/v_hier_sub.v:028: PIN  '' 'qvec[2]' '1'
verilog/v_hier_sub.v:028: PIN  '' '1'b0' '2'
verilog/v_hier_sub.v:028: ENDCELL  ''
verilog/v_hier_sub.v:032: FUNCTION  'function' 'foo' ''
verilog/v_hier_sub.v:033: ATTRIBUTE  '(* attribute *)'
verilog/v_hier_sub.v:034: ATTRIBUTE  'synopsys metacommenttest'
verilog/v_hier_sub.v:035: FUNCSIGNAL  'input' 'not_part_of_pinlist' '' '' '' ''
verilog/v_hier_sub.v:037: ENDTASKFUNC  'endfunction'
verilog/v_hier_sub.v:039: ENDMODULE  'endmodule'
verilog/parser_bugs.v:005: MODULE  'module' 'bug26141' undef '0'
verilog/parser_bugs.v:006: SIGNAL_DECL  'wire' 'b' '[0:3]' '' '' ''
verilog/parser_bugs.v:007: SIGNAL_DECL  'wire' 'a' '' '' '' 'b[2]'
verilog/parser_bugs.v:008: ENDMODULE  'endmodule'
verilog/parser_bugs.v:010: MODULE  'module' 'bug26940' undef '0'
verilog/parser_bugs.v:011: ATTRIBUTE  '(* attribute *)'
verilog/parser_bugs.v:014: INSTANT  'adder' 'u_add' ''
verilog/parser_bugs.v:014: PIN  'q' 'q' '1'
verilog/parser_bugs.v:014: PIN  'a' 'd' '2'
verilog/parser_bugs.v:014: PIN  'b' 'd' '3'
verilog/parser_bugs.v:014: ENDCELL  ''
verilog/parser_bugs.v:020: ENDMODULE  'endmodule'
verilog/parser_bugs.v:022: MODULE  'module' 'bug26968' undef '0'
verilog/parser_bugs.v:023: SIGNAL_DECL  'reg' 'vect' '[4:0]' '' '' '5'b10100'
verilog/parser_bugs.v:024: SIGNAL_DECL  'wire' 'tmp' '[4:0]' '' '' '{vect[0],vect[1],vect[2],vect[3],vect[4]}'
verilog/parser_bugs.v:028: ENDMODULE  'endmodule'
verilog/parser_bugs.v:030: MODULE  'module' 'bug26969' undef '0'
verilog/parser_bugs.v:030: SIGNAL_DECL  'input' 'ad' '[31:0]' '' '' ''
verilog/parser_bugs.v:030: PORT  'ad'
verilog/parser_bugs.v:030: SIGNAL_DECL  'output' 'regff' '[15:0]' '' '' ''
verilog/parser_bugs.v:030: PORT  'regff'
verilog/parser_bugs.v:030: SIGNAL_DECL  'input' 'read' '[31:0]' '' '' ''
verilog/parser_bugs.v:030: PORT  'read'
verilog/parser_bugs.v:031: INSTANT  'bufif0' 'ad_drv' '[31:0]'
verilog/parser_bugs.v:031: PIN  '' 'ad' '1'
verilog/parser_bugs.v:031: PIN  '' '{16'b0,regff}' '2'
verilog/parser_bugs.v:031: PIN  '' 'read' '3'
verilog/parser_bugs.v:031: ENDCELL  ''
verilog/parser_bugs.v:032: ENDMODULE  'endmodule'
verilog/parser_bugs.v:034: MODULE  'module' 'bug26970' undef '0'
verilog/parser_bugs.v:037: SIGNAL_DECL  'parameter' 'SET' '' '' '' '1'b1'
verilog/parser_bugs.v:038: SIGNAL_DECL  'parameter' 'CLR' '' '' '' '1'b0'
verilog/parser_bugs.v:039: SIGNAL_DECL  'parameter' 'S1' '' '' '' '2'd1'
verilog/parser_bugs.v:040: SIGNAL_DECL  'parameter' 'HINC' '' '' '' '3'd4'
verilog/parser_bugs.v:042: SIGNAL_DECL  'parameter' 'x' '' '' '' '{S1,CLR,CLR,CLR,CLR,SET,SET,CLR,CLR,HINC}'
verilog/parser_bugs.v:043: ENDMODULE  'endmodule'
verilog/parser_bugs.v:045: MODULE  'module' 'bug26997' undef '0'
verilog/parser_bugs.v:046: INSTANT  'MUX_REG_8x8' 'PAGE_REG_B3' ''
verilog/parser_bugs.v:047: PIN  'CLK' 'CLK' '1'
verilog/parser_bugs.v:054: PIN  'TC' '' '2'
verilog/parser_bugs.v:055: PIN  'TD' '' '3'
verilog/parser_bugs.v:056: PIN  'TQ' '' '4'
verilog/parser_bugs.v:056: ENDCELL  ''
verilog/parser_bugs.v:057: ENDMODULE  'endmodule'
verilog/parser_bugs.v:059: MODULE  'module' 'bug27009' undef '0'
verilog/parser_bugs.v:062: SIGNAL_DECL  'reg' 'pullval' '' '' '' ''
verilog/parser_bugs.v:063: SIGNAL_DECL  'wire' 'value' '' '' '' 'pullval'
verilog/parser_bugs.v:066: ENDMODULE  'endmodule'
verilog/parser_bugs.v:069: MODULE  'module' 'bug27010' undef '0'
verilog/parser_bugs.v:073: INSTANT  'drvz' 'N' ''
verilog/parser_bugs.v:073: PIN  '' 'clk' '1'
verilog/parser_bugs.v:073: PIN  '' 'b' '2'
verilog/parser_bugs.v:073: PIN  '' '~c' '3'
verilog/parser_bugs.v:073: PIN  '' 's' '4'
verilog/parser_bugs.v:073: ENDCELL  ''
verilog/parser_bugs.v:074: ENDMODULE  'endmodule'
verilog/parser_bugs.v:076: MODULE  'module' 'bug27013' undef '0'
verilog/parser_bugs.v:077: INSTANT  'submod' 'u1' ''
verilog/parser_bugs.v:077: PIN  '' '0' '1'
verilog/parser_bugs.v:077: ENDCELL  ''
verilog/parser_bugs.v:078: INSTANT  'submod' 'u2' ''
verilog/parser_bugs.v:078: PIN  '' '1' '1'
verilog/parser_bugs.v:078: ENDCELL  ''
verilog/parser_bugs.v:079: ENDMODULE  'endmodule'
verilog/parser_bugs.v:081: MODULE  'module' 'bug27036' undef '0'
verilog/parser_bugs.v:082: SIGNAL_DECL  'reg' 'a_fifo_cam_indices' '[2:0]' '[3:0]' '' ''
verilog/parser_bugs.v:082: SIGNAL_DECL  'reg' 'lt_fifo_cam_indices' '[2:0]' '[5:0]' '' ''
verilog/parser_bugs.v:083: SIGNAL_DECL  'wire' 'db0_a_fifo_cam_indices' '[2:0]' '' '' 'a_fifo_cam_indices[0]'
verilog/parser_bugs.v:084: ENDMODULE  'endmodule'
verilog/parser_bugs.v:086: MODULE  'module' 'bug27037' undef '0'
verilog/parser_bugs.v:087: SIGNAL_DECL  'reg' 'mem' '' '[12:2]' '' ''
verilog/parser_bugs.v:088: SIGNAL_DECL  'reg' 'i' '[7:0]' '' '' ''
verilog/parser_bugs.v:089: ENDMODULE  'endmodule'
verilog/parser_bugs.v:091: MODULE  'module' 'bug27039' undef '0'
verilog/parser_bugs.v:092: SIGNAL_DECL  'integer' 'i' '' '' '' ''
verilog/parser_bugs.v:093: ENDMODULE  'endmodule'
verilog/parser_bugs.v:095: MODULE  'module' 'bug27045' undef '0'
verilog/parser_bugs.v:096: SIGNAL_DECL  'input' 'clk' '' '' '' ''
verilog/parser_bugs.v:096: PORT  'clk'
verilog/parser_bugs.v:096: SIGNAL_DECL  'input' 'reset' '' '' '' ''
verilog/parser_bugs.v:096: PORT  'reset'
verilog/parser_bugs.v:097: SIGNAL_DECL  'input' 'd' '[7:0]' '' '' ''
verilog/parser_bugs.v:097: PORT  'd'
verilog/parser_bugs.v:098: SIGNAL_DECL  'output' 'q' '[7:0]' '' '' ''
verilog/parser_bugs.v:098: SIGNAL_DECL  'reg' 'q' '[7:0]' '' '' ''
verilog/parser_bugs.v:098: PORT  'q'
verilog/parser_bugs.v:099: SIGNAL_DECL  'parameter' 'REG_DELAY' '' '' '' '0'
verilog/parser_bugs.v:102: ENDMODULE  'endmodule'
verilog/parser_bugs.v:104: MODULE  'module' 'bug27062' undef '0'
verilog/parser_bugs.v:104: SIGNAL_DECL  'input' 'D' '' '' '' ''
verilog/parser_bugs.v:104: PORT  'D'
verilog/parser_bugs.v:104: SIGNAL_DECL  'output' 'Q' '' '' '' ''
verilog/parser_bugs.v:104: PORT  'Q'
verilog/parser_bugs.v:105: INSTANT  'p' '' ''
verilog/parser_bugs.v:105: PIN  '' 'Q' '1'
verilog/parser_bugs.v:105: PIN  '' 'D' '2'
verilog/parser_bugs.v:105: ENDCELL  ''
verilog/parser_bugs.v:106: ENDMODULE  'endmodule'
verilog/parser_bugs.v:110: MODULE  'module' 'bug27066' undef '0'
verilog/parser_bugs.v:111: SIGNAL_DECL  'integer' 'i' '' '' '' ''
verilog/parser_bugs.v:112: SIGNAL_DECL  'time' 't' '' '' '' ''
verilog/parser_bugs.v:113: SIGNAL_DECL  'realtime' 'rt' '' '' '' ''
verilog/parser_bugs.v:114: FUNCTION  'function' 'toint' 'integer'
verilog/parser_bugs.v:115: FUNCSIGNAL  'input' 'y' '' '' '' ''
verilog/parser_bugs.v:115: FUNCSIGNAL  'integer' 'y' '' '' '' ''
verilog/parser_bugs.v:116: FUNCSIGNAL  'input' 'x' '[15:0]' '' '' ''
verilog/parser_bugs.v:118: ENDTASKFUNC  'endfunction'
verilog/parser_bugs.v:119: ENDMODULE  'endmodule'
verilog/parser_bugs.v:121: MODULE  'module' 'bug27067' undef '0'
verilog/parser_bugs.v:124: ENDMODULE  'endmodule'
verilog/parser_bugs.v:126: MODULE  'module' 'bug27072' undef '0'
verilog/parser_bugs.v:127: SIGNAL_DECL  'output' 'sum' '' '' '' ''
verilog/parser_bugs.v:127: SIGNAL_DECL  'reg' 'sum' '' '' '' ''
verilog/parser_bugs.v:127: PORT  'sum'
verilog/parser_bugs.v:128: SIGNAL_DECL  'input' 'ci' '' '' '' ''
verilog/parser_bugs.v:128: SIGNAL_DECL  'wire' 'ci' '' '' '' ''
verilog/parser_bugs.v:128: PORT  'ci'
verilog/parser_bugs.v:129: ENDMODULE  'endmodule'
verilog/parser_bugs.v:132: MODULE  'module' 'spec' undef '0'
verilog/parser_bugs.v:145: ENDMODULE  'endmodule'
verilog/parser_bugs.v:147: MODULE  'module' 'bugevent' undef '0'
verilog/parser_bugs.v:148: SIGNAL_DECL  'event' 'e' '' '' '' ''
verilog/parser_bugs.v:151: ENDMODULE  'endmodule'
verilog/parser_bugs.v:153: MODULE  'module' 'bugio' undef '0'
verilog/parser_bugs.v:153: SIGNAL_DECL  'input' 'a' '[31:0]' '' '' ''
verilog/parser_bugs.v:153: PORT  'a'
verilog/parser_bugs.v:153: SIGNAL_DECL  'input' 'a2' '[31:0]' '' '' ''
verilog/parser_bugs.v:153: PORT  'a2'
verilog/parser_bugs.v:153: SIGNAL_DECL  'output' 'o' '[15:0]' '' '' ''
verilog/parser_bugs.v:153: PORT  'o'
verilog/parser_bugs.v:153: SIGNAL_DECL  'output' 'o2' '[15:0]' '' '' ''
verilog/parser_bugs.v:153: PORT  'o2'
verilog/parser_bugs.v:153: SIGNAL_DECL  'input' 'ibit' '' '' '' ''
verilog/parser_bugs.v:153: PORT  'ibit'
verilog/parser_bugs.v:154: ENDMODULE  'endmodule'
verilog/parser_bugs.v:156: MODULE  'module' 'buglocal' undef '0'
verilog/parser_bugs.v:165: SIGNAL_DECL  'wire' 'xxout' '[71:0]' '' '' 'xxin'
verilog/parser_bugs.v:172: INSTANT  'nmos' '' ''
verilog/parser_bugs.v:172: PARAMPIN  '' 'PullTime' '1'
verilog/parser_bugs.v:172: PARAMPIN  '' 'PullTime' '2'