keyvalue.v

是一些很好的FPGA设计实例

module KEYVALUE(clk,d,dout);
input clk;
input[7:0] d;
output[3:0] dout;
reg[3:0] dout;
always @(posedge clk)
 begin
  case(d)
  8'b1000_1000: dout=4'b0000;
  8'b1000_0100: dout=4'b0001;
  8'b1000_0010: dout=4'b0010;
  8'b1000_0001: dout=4'b0011;

  8'b0100_1000: dout=4'b0100;
  8'b0100_0100: dout=4'b0101;
  8'b0100_0010: dout=4'b0110;
  8'b0100_0001: dout=4'b0111;

  8'b0010_1000: dout=4'b1000;
  8'b0010_0100: dout=4'b1001;
  8'b0010_0010: dout=4'b1010;
  8'b0010_0001: dout=4'b1011;

  8'b0001_1000: dout=4'b1100;
  8'b0001_0100: dout=4'b1101;
  8'b0001_0010: dout=4'b1110;
  8'b0001_0001: dout=4'b1111;
  default: dout=4'bx;
  endcase
 end
endmodule