control.sim.rpt

是一些很好的FPGA设计实例

+--------------------------------------------------------------------+
; Coverage Summary                                                   ;
+-----------------------------------------------------+--------------+
; Type                                                ; Value        ;
+-----------------------------------------------------+--------------+
; Total coverage as a percentage                      ;      16.92 % ;
; Total nodes checked                                 ; 164          ;
; Total output ports checked                          ; 195          ;
; Total output ports with complete 1/0-value coverage ; 33           ;
; Total output ports with no 1/0-value coverage       ; 137          ;
; Total output ports with no 1-value coverage         ; 137          ;
; Total output ports with no 0-value coverage         ; 162          ;
+-----------------------------------------------------+--------------+


The following table displays output ports that toggle between 1 and 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage                                                                                                                                                    ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; Node Name                                                                    ; Output Port Name                                                             ; Output Port Type ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; |control|DATA[16]~reg0                                                       ; |control|DATA[16]~reg0                                                       ; data_out0        ;
; |control|always0~13                                                          ; |control|always0~13                                                          ; data_out0        ;
; |control|DATA[18]~reg0                                                       ; |control|DATA[18]~reg0                                                       ; data_out0        ;
; |control|DATA[20]~reg0                                                       ; |control|DATA[20]~reg0                                                       ; data_out0        ;
; |control|always0~5                                                           ; |control|always0~5                                                           ; data_out0        ;
; |control|DATA[22]~reg0                                                       ; |control|DATA[22]~reg0                                                       ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; data_out0        ;
; |control|Equal0~34                                                           ; |control|Equal0~34                                                           ; data_out0        ;
; |control|i~431                                                               ; |control|i~431                                                               ; data_out0        ;
; |control|i[0]                                                                ; |control|i[0]                                                                ; data_out0        ;
; |control|i[0]                                                                ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |control|i~432                                                               ; |control|i~432                                                               ; data_out0        ;
; |control|i~434                                                               ; |control|i~434                                                               ; data_out0        ;
; |control|WideOr5                                                             ; |control|WideOr5                                                             ; data_out0        ;
; |control|Equal2~712                                                          ; |control|Equal2~712                                                          ; data_out0        ;
; |control|Equal3~76                                                           ; |control|Equal3~76                                                           ; data_out0        ;
; |control|WideOr2~3                                                           ; |control|WideOr2~3                                                           ; data_out0        ;
; |control|WideOr4~3                                                           ; |control|WideOr4~3                                                           ; data_out0        ;
; |control|WideOr4                                                             ; |control|WideOr4                                                             ; data_out0        ;
; |control|WideOr3                                                             ; |control|WideOr3                                                             ; data_out0        ;
; |control|WideOr2                                                             ; |control|WideOr2                                                             ; data_out0        ;
; |control|WideOr1                                                             ; |control|WideOr1                                                             ; data_out0        ;
; |control|WideOr0                                                             ; |control|WideOr0                                                             ; data_out0        ;
; |control|i[1]                                                                ; |control|i[1]                                                                ; data_out0        ;
; |control|Equal0~35                                                           ; |control|Equal0~35                                                           ; data_out0        ;
; |control|D[0]                                                                ; |control|D[0]                                                                ; dataout          ;
; |control|en                                                                  ; |control|en                                                                  ; dataout          ;
; |control|D[2]                                                                ; |control|D[2]                                                                ; dataout          ;
; |control|DATA[16]                                                            ; |control|DATA[16]                                                            ; padio            ;
; |control|DATA[17]                                                            ; |control|DATA[17]                                                            ; padio            ;
; |control|DATA[18]                                                            ; |control|DATA[18]                                                            ; padio            ;
; |control|DATA[20]                                                            ; |control|DATA[20]                                                            ; padio            ;
; |control|DATA[22]                                                            ; |control|DATA[22]                                                            ; padio            ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                         ;
+-------------------------------------------------------------------------------+-------------------------------------------------------------------------------+------------------+
; Node Name                                                                     ; Output Port Name                                                              ; Output Port Type ;
+-------------------------------------------------------------------------------+-------------------------------------------------------------------------------+------------------+
; |control|DATA[0]~reg0                                                         ; |control|DATA[0]~reg0                                                         ; data_out0        ;
; |control|always0~45                                                           ; |control|always0~45                                                           ; data_out0        ;
; |control|DATA[2]~reg0                                                         ; |control|DATA[2]~reg0                                                         ; data_out0        ;
; |control|DATA[4]~reg0                                                         ; |control|DATA[4]~reg0                                                         ; data_out0        ;
; |control|always0~37                                                           ; |control|always0~37                                                           ; data_out0        ;
; |control|DATA[6]~reg0                                                         ; |control|DATA[6]~reg0                                                         ; data_out0        ;
; |control|DATA[8]~reg0                                                         ; |control|DATA[8]~reg0                                                         ; data_out0        ;
; |control|always0~29                                                           ; |control|always0~29                                                           ; data_out0        ;
; |control|DATA[10]~reg0                                                        ; |control|DATA[10]~reg0                                                        ; data_out0        ;
; |control|Equal1~333                                                           ; |control|Equal1~333                                                           ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[29]      ; cout             ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[9]       ; cout             ;
; |control|Equal2~702                                                           ; |control|Equal2~702                                                           ; data_out0        ;
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