📄 control1.tan.rpt
字号:
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK' ;
+-----------------------------------------+-----------------------------------------------------+--------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.63 MHz ( period = 19.000 ns ) ; 74175:inst1|14 ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 12.100 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 52.91 MHz ( period = 18.900 ns ) ; control:inst|i[2] ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 17.900 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|16 ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; 74175:inst1|13 ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 12.000 ns ;
; N/A ; 53.19 MHz ( period = 18.800 ns ) ; control:inst|i[3] ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 17.800 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[7] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[6] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[5] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.48 MHz ( period = 18.700 ns ) ; control:inst|i[6] ; control:inst|DATA[4] ; CLK ; CLK ; None ; None ; 17.700 ns ;
; N/A ; 53.76 MHz ( period = 18.600 ns ) ; control:inst|i[7] ; control:inst|DATA[22] ; CLK ; CLK ; None ; None ; 17.600 ns ;
; N/A ; 53.76 MHz ( period = 18.600 ns ) ; control:inst|i[7] ; control:inst|DATA[8] ; CLK ; CLK ; None ; None ; 17.600 ns ;
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