decide7.v

来自「是一些很好的FPGA设计实例」· Verilog 代码 · 共 14 行

module decide7(y,a);
output y;
input[6:0] a;
wire[2:0] x;
reg y;
assign x=a[0]+a[1]+a[2]+a[3]+a[4]+a[5]+a[6];
always
 begin
  if(x[2]==1) 
    y=1;
  else 
    y=0;
 end
endmodule