division3.hier_info

是一些很好的FPGA设计实例

|division3
clk => p2~0.IN0
clk => division2.CLK
clk => temp1[0].CLK
clk => temp1[1].CLK
clk => temp1[2].CLK
clk => temp1[3].CLK
out1 <= out1~0.DB_MAX_OUTPUT_PORT_TYPE