clkdiv.hier_info

是一些很好的FPGA设计实例

|clkdiv
clk => count[0].CLK
clk => count[1].CLK
clk => count[2].CLK
clk => count[3].CLK
clk => count[4].CLK
clk => count[5].CLK
clk_div2 <= count[0].DB_MAX_OUTPUT_PORT_TYPE
clk_div3 <= <GND>
clk_div4 <= count[2].DB_MAX_OUTPUT_PORT_TYPE
clk_div8 <= count[4].DB_MAX_OUTPUT_PORT_TYPE
clk_div16 <= count[5].DB_MAX_OUTPUT_PORT_TYPE