div2.hier_info

是一些很好的FPGA设计实例

|div2
clki => clko~reg0.CLK
clki => temp[0].CLK
clki => temp[1].CLK
clki => temp[2].CLK
clki => temp[3].CLK
clki => temp[4].CLK
clki => temp[5].CLK
clki => temp[6].CLK
clki => temp[7].CLK
clki => temp[8].CLK
clki => temp[9].CLK
clko <= clko~reg0.DB_MAX_OUTPUT_PORT_TYPE