trafficlight.hier_info

是一些很好的FPGA设计实例

|trafficlight
Red1 <= control:inst14.Red1
SW => control:inst14.SW1
Reset => control:inst14.RST
Reset => counter55:inst2.RST
Reset => counter05:inst1.RST
CLK => fdiv1khz:inst12.clk_in
Red2 <= control:inst14.Red2
Yellow1 <= control:inst14.Yellow1
Yellow2 <= control:inst14.Yellow2
Green1 <= control:inst14.Green1
Green2 <= control:inst14.Green2
SEG_Data[0] <= dispdecoder:inst7.data_out[0]
SEG_Data[1] <= dispdecoder:inst7.data_out[1]
SEG_Data[2] <= dispdecoder:inst7.data_out[2]
SEG_Data[3] <= dispdecoder:inst7.data_out[3]
SEG_Data[4] <= dispdecoder:inst7.data_out[4]
SEG_Data[5] <= dispdecoder:inst7.data_out[5]
SEG_Data[6] <= dispdecoder:inst7.data_out[6]
SEG_Data[7] <= dispdecoder:inst7.data_out[7]
SEG_Sel[0] <= dispselect:inst9.D_OUT[0]
SEG_Sel[1] <= dispselect:inst9.D_OUT[1]


|trafficlight|control:inst14
EN_in[0] => Decoder0.IN1
EN_in[1] => Decoder0.IN0
SW1 => always0~0.IN0
RST => always0~0.IN1
Red1 <= Red1~1.DB_MAX_OUTPUT_PORT_TYPE
Red2 <= Red2~0.DB_MAX_OUTPUT_PORT_TYPE
Yellow1 <= Yellow1~0.DB_MAX_OUTPUT_PORT_TYPE
Yellow2 <= Yellow2~0.DB_MAX_OUTPUT_PORT_TYPE
Green1 <= Green1~0.DB_MAX_OUTPUT_PORT_TYPE
Green2 <= Green2~0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|scan:inst
EN_in1 => EN_in.IN0
EN_in0 => EN_in.IN1
sdata[0] <= sdata[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sdata[1] <= sdata[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|counter55:inst2
C_CLK => CData1[3].CLK
C_CLK => CData1[2].CLK
C_CLK => CData1[1].CLK
C_CLK => CData1[0].CLK
C_CLK => CData0[3].CLK
C_CLK => CData0[2].CLK
C_CLK => CData0[1].CLK
C_CLK => CData0[0].CLK
C_CLK => C_out~reg0.CLK
RST => always0~0.IN0
C_EN => always0~0.IN1
D_OUT1[0] <= D_OUT1~3.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[1] <= D_OUT1~2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[2] <= D_OUT1~1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[3] <= D_OUT1~0.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[0] <= CData0[0].DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[1] <= D_OUT0~2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[2] <= D_OUT0~1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[3] <= D_OUT0~0.DB_MAX_OUTPUT_PORT_TYPE
C_out <= C_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|fdiv1hz:inst11
clk_in => cnt[30].CLK
clk_in => cnt[29].CLK
clk_in => cnt[28].CLK
clk_in => cnt[27].CLK
clk_in => cnt[26].CLK
clk_in => cnt[25].CLK
clk_in => cnt[24].CLK
clk_in => cnt[23].CLK
clk_in => cnt[22].CLK
clk_in => cnt[21].CLK
clk_in => cnt[20].CLK
clk_in => cnt[19].CLK
clk_in => cnt[18].CLK
clk_in => cnt[17].CLK
clk_in => cnt[16].CLK
clk_in => cnt[15].CLK
clk_in => cnt[14].CLK
clk_in => cnt[13].CLK
clk_in => cnt[12].CLK
clk_in => cnt[11].CLK
clk_in => cnt[10].CLK
clk_in => cnt[9].CLK
clk_in => cnt[8].CLK
clk_in => cnt[7].CLK
clk_in => cnt[6].CLK
clk_in => cnt[5].CLK
clk_in => cnt[4].CLK
clk_in => cnt[3].CLK
clk_in => cnt[2].CLK
clk_in => cnt[1].CLK
clk_in => cnt[0].CLK
clk_in => clk_out~reg0.CLK
clk_in => cnt[31].CLK
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|fdiv1khz:inst12
clk_in => cnt[30].CLK
clk_in => cnt[29].CLK
clk_in => cnt[28].CLK
clk_in => cnt[27].CLK
clk_in => cnt[26].CLK
clk_in => cnt[25].CLK
clk_in => cnt[24].CLK
clk_in => cnt[23].CLK
clk_in => cnt[22].CLK
clk_in => cnt[21].CLK
clk_in => cnt[20].CLK
clk_in => cnt[19].CLK
clk_in => cnt[18].CLK
clk_in => cnt[17].CLK
clk_in => cnt[16].CLK
clk_in => cnt[15].CLK
clk_in => cnt[14].CLK
clk_in => cnt[13].CLK
clk_in => cnt[12].CLK
clk_in => cnt[11].CLK
clk_in => cnt[10].CLK
clk_in => cnt[9].CLK
clk_in => cnt[8].CLK
clk_in => cnt[7].CLK
clk_in => cnt[6].CLK
clk_in => cnt[5].CLK
clk_in => cnt[4].CLK
clk_in => cnt[3].CLK
clk_in => cnt[2].CLK
clk_in => cnt[1].CLK
clk_in => cnt[0].CLK
clk_in => clk_out~reg0.CLK
clk_in => cnt[31].CLK
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|countersel:inst3
D_IN[0] => Decoder0.IN1
D_IN[1] => Decoder0.IN0
D_OUT1 <= D_OUT1~0.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0 <= D_OUT1~0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|counter05:inst1
C_CLK => CData1[3].CLK
C_CLK => CData1[2].CLK
C_CLK => CData1[1].CLK
C_CLK => CData1[0].CLK
C_CLK => CData0[3].CLK
C_CLK => CData0[2].CLK
C_CLK => CData0[1].CLK
C_CLK => CData0[0].CLK
C_CLK => C_out~reg0.CLK
RST => always0~0.IN0
C_EN => always0~0.IN1
D_OUT1[0] <= <GND>
D_OUT1[1] <= <GND>
D_OUT1[2] <= <GND>
D_OUT1[3] <= <GND>
D_OUT0[0] <= D_OUT0~2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[1] <= D_OUT0~1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[2] <= Add1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[3] <= D_OUT0~0.DB_MAX_OUTPUT_PORT_TYPE
C_out <= C_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|dispdecoder:inst7
data_in[0] => Decoder0.IN3
data_in[1] => Decoder0.IN2
data_in[2] => Decoder0.IN1
data_in[3] => Decoder0.IN0
data_out[0] <= <GND>
data_out[1] <= WideOr6.DB_MAX_OUTPUT_PORT_TYPE
data_out[2] <= WideOr5.DB_MAX_OUTPUT_PORT_TYPE
data_out[3] <= WideOr4.DB_MAX_OUTPUT_PORT_TYPE
data_out[4] <= WideOr3.DB_MAX_OUTPUT_PORT_TYPE
data_out[5] <= WideOr2.DB_MAX_OUTPUT_PORT_TYPE
data_out[6] <= WideOr1.DB_MAX_OUTPUT_PORT_TYPE
data_out[7] <= WideOr0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|dispmux:inst8
SEL[0] => Decoder0.IN1
SEL[1] => Decoder0.IN0
D_IN1[0] => Selector3.IN4
D_IN1[1] => Selector2.IN4
D_IN1[2] => Selector1.IN4
D_IN1[3] => Selector0.IN4
D_IN0[0] => Selector3.IN5
D_IN0[1] => Selector2.IN5
D_IN0[2] => Selector1.IN5
D_IN0[3] => Selector0.IN5
D_OUT[0] <= Selector3.DB_MAX_OUTPUT_PORT_TYPE
D_OUT[1] <= Selector2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT[2] <= Selector1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT[3] <= Selector0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|datamux:inst6
D_IN3[0] => D_OUT1~4.DATAB
D_IN3[1] => D_OUT1~3.DATAB
D_IN3[2] => D_OUT1~2.DATAB
D_IN3[3] => D_OUT1~1.DATAB
D_IN2[0] => D_OUT0~3.DATAB
D_IN2[1] => D_OUT0~2.DATAB
D_IN2[2] => D_OUT0~1.DATAB
D_IN2[3] => D_OUT0~0.DATAB
D_IN1[0] => D_OUT1~4.DATAA
D_IN1[1] => D_OUT1~3.DATAA
D_IN1[2] => D_OUT1~2.DATAA
D_IN1[3] => D_OUT1~1.DATAA
D_IN0[0] => D_OUT0~3.DATAA
D_IN0[1] => D_OUT0~2.DATAA
D_IN0[2] => D_OUT0~1.DATAA
D_IN0[3] => D_OUT0~0.DATAA
SEL[0] => Decoder0.IN1
SEL[1] => Decoder0.IN0
D_OUT1[0] <= D_OUT1~4.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[1] <= D_OUT1~3.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[2] <= D_OUT1~2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT1[3] <= D_OUT1~1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[0] <= D_OUT0~3.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[1] <= D_OUT0~2.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[2] <= D_OUT0~1.DB_MAX_OUTPUT_PORT_TYPE
D_OUT0[3] <= D_OUT0~0.DB_MAX_OUTPUT_PORT_TYPE


|trafficlight|dispselect:inst9
CLK => D_OUT[0]~reg0.CLK
CLK => D_OUT[1]~reg0.CLK
D_OUT[0] <= D_OUT[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
D_OUT[1] <= D_OUT[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE