vsall.vhd

来自「是一些很好的FPGA设计实例」· VHDL 代码 · 共 30 行

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

--将送入FPGA的信号进行整形；

entity vsall is
    Port (clk : in std_logic;    --10Hz系统扫描频率；
	     dina  : in std_logic;	--停车信号；
		dinb  : in std_logic;  --公里脉冲信号;
		douta : out std_logic; --整形后的停车信号；
		doutb : out std_logic); --整形后的公里脉冲信号；
end vsall;

architecture Behavioral of vsall is

component valid_signal 		                
    Port (clk  : in std_logic;
	     din  : in std_logic;
		dout : out std_logic );
end component;

begin

u1 : valid_signal port map(clk=>clk,din=>dina,dout=>douta);
u2 : valid_signal port map(clk=>clk,din=>dinb,dout=>doutb);

end Behavioral;