parity_det.hier_info

是一些很好的FPGA设计实例

|parity_det
input[0] => temp~6.IN0
input[1] => temp~5.IN0
input[2] => temp~4.IN0
input[3] => temp~3.IN0
input[4] => temp~2.IN0
input[5] => temp~1.IN0
input[6] => temp~0.IN1
input[7] => temp~0.IN0
output <= temp~6.DB_MAX_OUTPUT_PORT_TYPE