control.hier_info

是一些很好的FPGA设计实例

|control
clk => count[0].CLK
clk => count[1].CLK
clk1024 => bee~0.DATAB
clk1024 => clrc~reg0.CLK
clk1024 => setb~reg0.CLK
clk1024 => seta~reg0.CLK
clk500 => bee~3.DATAB
sa => seta~reg0.DATAIN
sb => setb~reg0.DATAIN
sc => clrc~reg0.DATAIN
q1[0] => Equal0.IN23
q1[0] => bee~2.IN0
q1[1] => Equal0.IN22
q1[2] => Equal0.IN21
q1[3] => Equal0.IN20
q1[4] => Equal0.IN19
q1[4] => Equal2.IN7
q1[5] => Equal0.IN18
q1[5] => Equal2.IN6
q1[6] => Equal0.IN17
q1[6] => Equal2.IN5
q1[7] => Equal0.IN16
q1[7] => Equal2.IN4
q2[0] => Equal0.IN31
q2[0] => Equal1.IN15
q2[1] => Equal0.IN30
q2[1] => Equal1.IN14
q2[2] => Equal0.IN29
q2[2] => Equal1.IN13
q2[3] => Equal0.IN28
q2[3] => Equal1.IN12
q2[4] => Equal0.IN27
q2[4] => Equal1.IN11
q2[5] => Equal0.IN26
q2[5] => Equal1.IN10
q2[6] => Equal0.IN25
q2[6] => Equal1.IN9
q2[7] => Equal0.IN24
q2[7] => Equal1.IN8
bee <= bee~3.DB_MAX_OUTPUT_PORT_TYPE
clks <= count[1].DB_MAX_OUTPUT_PORT_TYPE
seta <= seta~reg0.DB_MAX_OUTPUT_PORT_TYPE
setb <= setb~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrc <= clrc~reg0.DB_MAX_OUTPUT_PORT_TYPE