output.v

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module Output(clk,oe,Sum,Yn);
input oe,clk;
input[19:0] Sum;
output[19:0] Yn;
reg[19:0] Yn;

always @(posedge clk)
begin
    if(oe==1)
        Yn=Sum;
end
endmodule