muxh.v.bak

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module MuxH(sel,reset,H);

input reset;
input[2:0] sel;
output[7:0] H;
reg[7:0] H,H0,H1,H2,H3,H4,H5,H6,H7;

always @(reset or sel)
begin
    H0=8'b00000000;
    H1=8'b00000000;
    H2=8'b00000001;
    H3=8'b11111101;
    H4=8'b00000100;
    H5=8'b00000000;
    H6=8'b11110011;
    H7=8'b01001100;
    case (sel)
        3'b000:begin H=H0;end
        3'b001:begin H=H1;end
        3'b010:begin H=H2;end
        3'b011:begin H=H3;end
        3'b100:begin H=H4;end
        3'b101:begin H=H5;end
        3'b110:begin H=H6;end
        3'b111:begin H=H7;end
    endcase
end
endmodule